第四章組合邏輯電路.ppt

1、第四章 組合邏輯電路,4.1 概述,4.2 組合邏輯電路的分析和設計,4.3 若干常用的組合邏輯電路,4.4 組合電路中的競爭冒險現(xiàn)象,難點：組合邏輯電路的設計方法,重點、難點,重點：組合邏輯電路的分析方法和設計方法,4.1 概述,邏輯電路,一、組合邏輯電路的特點 1.組合邏輯電路的一般框圖,n個輸入共有2n種可能的組合狀態(tài)。,個輸出可用個邏輯函數(shù)來描述。,輸入與輸出的關系：,其中1,2，,2.組合邏輯電路的特點 （1）電路中不存在輸出端到輸入端的反饋通路。 （2）電路主要由各種門電路組合而成，其中不包含存儲信息的記憶元件。 （3）電路的輸入狀態(tài)確定后，輸出狀態(tài)便被唯一地確定。,（4）電路的輸

2、出狀態(tài)不影響輸入狀態(tài)，電路的歷史狀態(tài)也不影響輸出狀態(tài)。,4.2 組合邏輯電路的分析和設計,組合邏輯電路分析是指對一個特定電路，找出輸出與輸入之間的邏輯關系，對其進行評價、改進和完善。,421 組合邏輯電路的分析方法,組合邏輯電路分析步驟為： 根據(jù)邏輯電路圖寫出輸出函數(shù)表達式, 化簡輸出表達式, 功能評價, 列出函數(shù)輸出真值表,分析舉例 例 1：右圖中，使用 6 個簡單 門電路。分析電路功能： 寫出函數(shù)表達式 化簡函數(shù)表達式 根據(jù)化簡后函數(shù)表達式列出真值表, 功能評述 由真值表可知，僅當 A、B、C 取值相同時 F 值為 0，否則為 1。該電路具有檢查輸入是否一致的功能。輸出為 1 表示輸入不一

3、致，因此稱為 “不一致電路”。,根據(jù)化簡結果可畫出等效電路圖，顯然比原圖簡略。,該例中，輸入有 A、B、C 三個變量，但經(jīng)簡化后僅剩兩個變量，全部功能僅需要一個異或門即可實現(xiàn)，顯然結構極不合理。,=1 F,例 2：圖中含 7 個簡單門電路，分析電路功能，討論結構是否合理。,4.2.2 組合邏輯電路的設計方法 根據(jù)問題要求完成邏輯設計，求出在特定功能下的邏輯電路。這一過程稱為邏輯電路設計，又稱邏輯綜合。 組合邏輯電路的設計步驟為： 建立給定問題的邏輯描述 求出邏輯函數(shù)的最簡表達式 選擇邏輯門類型并進行邏輯函數(shù)變換 畫出邏輯電路圖,例1：某汽車駕駛員培訓班進行結業(yè)考試。有三名評判員，其中A為主評判

4、員，B、C為副評判員。評判時按少數(shù)服從多數(shù)原則，但若主評判認為合格，也可通過。試用與非門構成邏輯電路實現(xiàn)評判的規(guī)定。 解：（1）根據(jù)邏輯設計要求，設定三個輸入變量A、B、C，并規(guī)定如下： 主評判A意見： 副評判B意見：,A1認為合格 A0認為不合格,B1認為合格 B0認為不合格,設計舉例,副評判C意見：,C1認為合格 C0認為不合格,Y1認為通過 Y0認為不通過,設輸出變量Y：,（2）列真值表,真值表,（3）根據(jù)真值表寫出邏輯表達式,（4）用卡諾圖化簡,（5）畫出邏輯電路圖,0,0,0,例 2：設計一個比較兩個三位二進制數(shù)是否相等的數(shù)值比較器。,兩個二進制數(shù)為 A = A2A1A0、B = B

5、2 B1 B0。 A = B 時，A2 =B2、A1 = B1、A0= B0。對應的兩位同時為 0 或同時為 1 表示相等。,選擇異或門和或非門實現(xiàn)該邏輯，對表達式進行簡化得：,例3：設計一個血型配對指示器。輸血時供血者和受血者的血型配對情況 如圖所示，即： （1）同一血型之間可以相互輸血； （2）AB型受血者可以接受任何血型的輸出； （3）O型輸血者可以給任何血型的受血者輸血。 要求當受血者血型與供血者血型符合要求時綠指示燈亮，否則紅指示燈亮。,解：（1）根據(jù)邏輯要求設定輸入、輸出變量。 用變量XY表示供血者代碼。MN表示受血者代碼。代碼設定如下 XY00A型 MN00A型 01B型 01B

6、型 10AB型 10AB型 11O型 11O型 設F1表示綠燈，F(xiàn)2表示紅燈，依題意，可列出邏輯真值表。,（2）列出真值表,（3）寫出邏輯函數(shù)表達式 F1m（0,2,5,6,10,12,13,14,15）,（4）化簡邏輯函數(shù)表達式,F2m（1,3,4,7,8,9,11）,又F2m（1,3,4,7,8,9,11）,由此得到：,設輸入既有原變量又有反變量,例4：設計一個組合邏輯電路，輸入為一個4位二進制數(shù)，當輸入能被2或3整除時，要求輸出為高電平，不能被2或3整除時輸出為低電平。 解設輸入的4位二進制數(shù)為B3B2B1B0，輸出為Y。（1）列出電路的真值表,（2）將真值表轉換為卡諾圖并化簡得,（3）

7、畫邏輯電路圖,例5：設A、B、C、D、E、F六名學生中選送若干名出國留學，人選的配備要求如下： （1）A、B二人中至少去1人； （2）A、D不能一起去； （3）A、E、F三人中要派二人去； （4）B、C兩人中都去或都不去； （5）C、D兩人中只能去1人； （6）若D不去，則E也不去。 請問應選哪幾位學生去？,解設A、B、C、D、E、F選上為1，選不上為0。則由條件（1）得,條件（1） A、B二人中至少去1人；真值表：,條件（2） A、D不能一起去；真值表,條件（3） A、E、F三人中要派二人去；真值表,條件（4） B、C兩人中都去或都不去；真值表,條件（5） C、D兩人中只能去1人；真值表,條

8、件（6）若D不去，則E也不去；真值表,要滿足上述6個條件，應將6個式子相與，即,整理得：,可見各變量取值為： A1、B1、C1、D0、E0、F1或者是： A0、B1、C0、D1、E1、F1 時滿足上式關系。 即應選派A、B、C、F或者是B、D、E、F四位學生出國留學。,423 設計中幾個實際問題的處理,1包含無關條件的組合邏輯設計 由于輸入變量之間存在相互制約限定，使輸入變量的某些取值不存在，為 0 或為 1 均與輸出無關。稱為包含無關條件的邏輯問題。描述這類問題的邏輯函數(shù)稱為無關條件的邏輯函數(shù)。,例：設計組合邏輯電路，判別以余 3 碼表示的十進制數(shù)是否為合數(shù)（非質數(shù)）。 解：輸入變量為 A、

9、B、C、D，當其表示的十進制數(shù)為合數(shù)時輸出 F = 1，否則為 F = 0。 列出真值表，根據(jù)余 3 代碼規(guī)定，ABCD 組合中不允許出現(xiàn) 0000、0001、0010、1101、1110、1111。若不考慮無關項，函數(shù)表達式為：,加入無關項對輸出沒有影響。利用無關項可以化簡為： 顯然后一個表達式更為簡單?？刹捎门c非門實現(xiàn)，與非表達式為：,AB CD 00 01 11 10,00 01 11 10,2多輸出函數(shù)的組合邏輯設計 同一組變量可產(chǎn)生多個輸出函數(shù)，多個輸出函數(shù)存在一定的關系，邏輯簡化時將所有輸出作為一個整體考慮，找出各輸出函數(shù)的公用項，從而使電路整體結構最簡。,例：設計一個全加器。 全

10、加器有兩個本位輸入 A、B，低位進位輸入 Ci-1，產(chǎn)生和輸出 S 和進位輸出 Ci,用異或門和與非門實現(xiàn)，可將表達式變換為：,所得方程已是最簡方程，可畫出對應的電路圖。但考慮多輸出函數(shù)的關聯(lián)，將函數(shù) C 做進一步變換。 在邏輯電路圖中，兩個輸出信號共用一個異或門，可節(jié)省器件。,3無反變量提供的組合邏輯設計 實際設計中，為減少連線數(shù)量，僅提供正變量，不提供反變量。電路設計時，可簡單地采用反相器生成反變量，但器件數(shù)量較多。若采用適當?shù)姆椒?，則即可以減少器件使用量，又使邏輯電路簡單。 例：無輸入反變量時，實現(xiàn)以下邏輯函數(shù)： 該式為最簡表達式，選擇非門和與非門實現(xiàn)。但可再次簡化電路。 邏輯函數(shù)式經(jīng)變

11、換后，僅需選擇與非門即可實現(xiàn)。,經(jīng)過邏輯變換后生成的電路，無需生成反變量，設計更為合理，且節(jié)省大量器件。 結論：最簡函數(shù)式不一定對應最簡電路。,4.3 若干常用的組合邏輯電路,編碼將某一特定的邏輯信號變換為二進制代碼。,4.3.1 編碼器,能夠實現(xiàn)編碼功能的邏輯部件稱為編碼器。,一、普通編碼器,3位二進制普通編碼器:8個輸入端，3個輸出端，常稱為8線3線編碼器。,編碼器分類：普通編碼器、優(yōu)先編碼器,任何時刻只允許輸入一個編碼信號（有效），否則會引起混亂。,Y2 =I0I1I2I3I4I5I6I7 + I0I1I2I3I4I5I6I7 + I0I1I2I3I4I5I6I7 + I0I1I2I3I

12、4I5I6I7,Y1 =I0I1I2I3I4I5I6I7 + I0I1I2I3I4I5I6I7 + I0I1I2I3I4I5I6I7 + I0I1I2I3I4I5I6I7,Y0 =I0I1I2I3I4I5I6I7 + I0I1I2I3I4I5I6I7 + I0I1I2I3I4I5I6I7 + I0I1I2I3I4I5I6I7,Y2 =I4+ I5 +I6 +I7,Y1 =I2+ I3 +I6 +I7,Y0 =I1+ I3 +I5 +I7,因為任何時刻I0I7當中只能有一個取值為1。即任何兩個輸入變量都是兩兩互斥的。因此可以化簡成如下狀態(tài)。,Ii與Yj之間的關系：使Yj 為 1 的是那些Ii ，

13、其下標 i 的二進制數(shù)的第 j 位均為1。,例 Y1 = I2+I3+I6+I7 即 Y1 = I010+I011+I110+I111,竅門：從000寫到111，找出其中第j位為1的那些組合，其代表的十進制數(shù)就是I的下標,Y0 = I1 + I3 + I5 + I7 + I9 + I11 + I13 + I15 Y1 = I2 + I3 + I6 + I7 + I10 + I11 + I14 + I15 Y2 = I4 + I5 + I6 + I7 + I12 + I13 + I14 + I15 Y3 = I8 + I9 + I10 + I11 + I12 + I13 + I14 + I15,

14、根據(jù)前述的輸出與輸入下標的關系可以直接寫出 16-4 編碼器的輸出函數(shù)表達式，如下：,二、優(yōu)先編碼器允許同時輸入兩個以上信號，但只對其中優(yōu)先權最高的一個進行編碼。 。,集成優(yōu)先編碼器舉例74148（8線-3線） （設I7優(yōu)先權最高 I0優(yōu)先權最低）,注意：該電路為反碼輸出。S為選通輸入端(低電平有效)， YS為選通輸出端(高電平有效) ，YEX 為擴展編碼功能(低電平有效)。,輸出函數(shù)表達式,Y2 = I7 I6 I5 I4 + I7 I6 I5 + I7 I6 + I7 = I4 + I5 + I6 + I7,利用下式化簡,低電平,實例：74HC148,選通信號,選通信號,附加輸出信號,為0

15、時，電路工作無編碼輸入,為0時，電路工作有編碼輸入,附加輸出信號的狀態(tài)及含意,74148編碼器的邏輯圖,74148引腳分布圖,控制端擴展功能舉例：,例：用兩片8線-3線優(yōu)先編碼器 16線-4線優(yōu)先編碼器 其中， 的優(yōu)先權最高 ,第一片為高優(yōu)先權 只有(1)無編碼輸入時，(2)才允許工作 第(1)片 時表示對 的編碼 低3位輸出應是兩片的輸出的“與非”,真值表,強調:,是對,有效輸入線的下標進行8421BCD編碼,并 以反碼輸出。二十進制編碼器中每一 個十進制數(shù)字獨立編碼，無需擴展編碼 位數(shù)。因此，它沒有擴展功能的使能端。,8421BCD碼,4.3.2 譯碼器,譯碼器將輸入的二進制代碼轉換成特定

16、的輸出信號,譯碼器分類：二進制譯碼器、二十進制譯碼器、顯示譯碼器,一、 二進制譯碼器,1） 真值表,3） 邏輯圖,Y3=A1A0=m3,輸入,輸 出,A1 A0,Y3 Y2 Y1 Y0,1 0,0 0,1 1,0 1,0 0 0 1,0 1 0 0,0 0 1 0,1 0 0 0,1、2位二進制譯碼器,2） 輸出表達式,A1,A0,4）邏輯符號(2線4線譯碼器),輸出0有效的2線4線譯碼器可用與非門構成，,輸出1有效,5）常用集成2線4線譯碼器,74LS139： 雙2線4線譯碼器,輸出0有效,74LS139,輸出邏輯表達式,2、三位二進制譯碼器,三位二進制譯碼器即3線8線譯碼器，常用3線8線譯

17、碼器有74LS138,邏輯符號（輸出0有效）：,它能將三位二進制數(shù)的每個代碼分別譯成低電平。,74LS138,譯碼器禁止時，所有輸出端都輸出無效電平,（高電平）。,集成譯碼器實例：74HC138,低電平輸出,附加 控制端,74HC138的功能表：,3、綜合,1）同理,四位二進制譯碼器為4線16線譯碼器,2）二進制譯碼器就是n線2n線譯碼器， 即，n變量全部最小項的譯碼器。,4、譯碼器的功能擴展,1）題意3線8線譯碼器的真值表,2）連線圖之一,輸 入,輸 出,0 0 0,D2 D1 D0,DO,D1,D2,（1）,（2）,0 0 1,0 1 0,0 1 1,1 0 0,1 0 1,1 1 0,1

18、 1 1,3）連線圖之二,D2,D1,D0,1,D2 = 0 時，(1)片工作; D2 = 1 時，(2)片工作.,輸入端可如圖連線：,如果譯碼器的片選端有多個,例： 用74HC138（3線8線譯碼器）轉換成4線16線譯碼器,D3=1,D3=0,二、二十進制譯碼器,（以8421BCD碼的譯碼器為例）,2、結構：4線10線，沒有片選端。,3、常用集成8421BCD碼譯碼器有74LS042，,三、顯示譯碼器,1、七段字符顯示器（七段數(shù)碼管）,由七個發(fā)光二極管組成的數(shù)碼顯示器叫做LED數(shù)碼管，或LED七段顯示器，可以顯示十進制數(shù)。,1、功能：能將8421BCD碼譯成對應的高、低點平。,（圖略）,等效

19、電路：,共陽極，需0驅動,共陰極，需1驅動,2、 BCD碼七段顯示譯碼器,為了使七段數(shù)碼管顯示BCD代碼所表示的十進制數(shù)，必須使用顯示譯碼器，將BCD代碼譯成數(shù)碼管所需的驅動信號。,常用可以驅動共陰極LED數(shù)碼管的顯示譯碼器有74LS248等。,LED數(shù)碼管外形圖,h,a,g,d,b,c,e,f,74LS248,+U,a,b,c,d,e,f,g,a,b,c,d,e,f,g,2. BCD七段字符顯示譯碼器（代碼轉換器）7448,四、譯碼器的應用,1、用譯碼器作數(shù)據(jù)分配器,數(shù)據(jù)分配器將一路輸入數(shù)據(jù)根據(jù)地址選擇碼分配給多 路數(shù)據(jù)輸出中的某一路輸出。,例1：用2線4線譯碼器作數(shù)據(jù)分配器：,A1A0端：

20、地址碼輸入端,1 0,1 1 1 1,1 0 1 1,1 0 1 1,1 1 1 1,0 0,0 1,1 0,1 1,A1 A0,地址碼,輸出,1,0,1,0,例如：令地址碼A1A0=10,功能表,D,例2：用譯碼器設計一個“1線-8線”數(shù)據(jù)分配器,Y,0,1,Y,2,Y,3,Y,4,Y,5,Y,6,Y,7,Y,0,A,A,A,1,2,S,2,S,1,S,3,74138,D,1,0,D,0,D,1,D,2,D,3,D,4,D,5,D,6,D,7,輸,據(jù),入,數(shù),輸,據(jù),出,數(shù),地址選擇信號,2、用譯碼器產(chǎn)生任意邏輯函數(shù),n線2n線的譯碼器，可產(chǎn)生不多于n個變量的任意邏輯函數(shù)。,1）方法步驟,2

21、）注意,控制端的條件要滿足。,函數(shù)變量的權位應與所用譯碼器輸入代碼的權位相對應；,所用譯碼器輸出1有效時，輸出端應附加或門；,把原函數(shù)化為最小項之和形式；,根據(jù)函數(shù)的變量數(shù) n ， 確定用n線2n線譯碼器；,所用譯碼器輸出0有效時，輸出端應附加與非門。,假設用圖示輸出1有效的 3線8線譯碼器產(chǎn)生此函數(shù)，,則應將Z式變?yōu)槿缦滦问剑?如果用輸出0有效的3線8線譯碼器74LS138產(chǎn)生此函數(shù)，,解：,Z,A,B,C,1,譯碼器輸出端附加或門即可。,則應將Z式變?yōu)槿缦滦问剑?譯碼器輸出端附加與非門即可。,=m0+m6+m7,Y0+Y6+Y7,Z=m0+m6+m7,Z=m0+m6+m7,Z,A,B,C,

22、1,解：寫出各輸出的最小項表達式，再轉換成與非與非形式:,例2 已知某組合邏輯電路的真值表，試用譯碼器（輸出0有效）和門電路設計該邏輯電路。,用一片74LS138加三個與非門就可實現(xiàn)該組合邏輯電路。,可見，用譯碼器實現(xiàn)多輸出邏輯函數(shù)時，優(yōu)點更明顯。,與非與非形式:,4.3.3 數(shù)據(jù)選擇器,地址碼,二、輸出表達式,三、邏輯電路圖,D2,0 0,0 1,1 0,1 1,D0,D1,D3,數(shù)據(jù)選擇器的功能是從一組數(shù)據(jù)中選則某個數(shù)據(jù)輸出,一、真值表,1,Y,&,A1,A0,D3,D2,D1,D0,（以四選一數(shù)據(jù)選擇器為例）,四、邏輯符號（附加控制端）,Y=,D0,D1,D2,+A1A0,D3,八選一數(shù)

23、據(jù)選擇器有三位地址碼A2A1A0 可在八位數(shù)據(jù)D7 D0選擇某一位。（圖略）,五、 數(shù)據(jù)選擇器功能的擴展,例： 試用一片雙四選一數(shù)據(jù)選擇器74LS153 組成一個八選一數(shù)據(jù)選擇器。,解：連接線路如圖,A2,Y,常用集成四選一數(shù)據(jù)選擇器有74LS153，內(nèi)含雙四選一電路。,當A2=0時，(1)部分電路工作，,可在D0 D3 種選擇某個數(shù)據(jù)；,（1）,（2）,A1,A0,D7,D6,D5,D4,D3,D2,D1,D0,可在D4 D7中選擇某個數(shù)據(jù)。,當A2=0時，(2)部分電路工作，,六、數(shù)據(jù)選擇器的應用,具有n位地址碼的數(shù)據(jù)選擇器，可以產(chǎn)生不多于n+1個變量的任意邏輯函數(shù)。,解：四選一數(shù)據(jù)選擇器

24、的輸出表達式為：,將 Z 式寫成與 Y 式完全對應的形式：,對照 Z 式與 Y 式知，只要令：,Z =,根據(jù)替代關系連接線路,0,C,+ AB,1,A,B,C,1,Z,A1=A，,A0=B，,D1=0，,D2=C，,D3=1,數(shù)據(jù)選擇器的輸出函數(shù)就是 Z 式所表示的邏輯函數(shù),注：結果不唯一,4.3.4 加法器,加法器是構成計算機中算術運算電路的基本單元。,一、1位加法器,1、1位半加器,真值表,輸出邏輯表達式,邏輯圖,CO=AB,0 0,0 1,1 0,1 1,0,0,1,0,1,0,0,1,A B,S,CO,邏輯符號,A,B,S,CO,只能將兩個1位二進制數(shù)相加，,不能將低位的進位信號納入計

25、算的加法器稱為1位半加器。,輸 入,輸 出,2、1位全加器,能將低位的進位信號納入計算的加法器稱為全加器,二、多位加法器,兩個多位數(shù)相加時每一位都可能出現(xiàn)進位信號，因此，必須使用全加器。,1、串行進位加法器,輸入,輸出,A B CI,CO S,0 0 0,0 0 1,0 1 0,0 1 1,1 0 0,1 0 1,1 1 0,1 1 1,1位全加器真值表,1位全加器輸出表達式：,邏輯圖（略）,邏輯符號：,0,0,1,0,1,0,0,1,1,0,0,1,0,1,1,1,4位串行進位加法器：,1,0,0,1,1,1,0,1,1,1,1,例如做14+7的運算：,=（10101）2 = 16+4+1

26、=（21）10,0,1,1,1,0,(1110)2+(0111)2,0,2. 超前進位加法器 基本原理：加到第i位 的進位輸入信號是兩 個加數(shù)第i位以前各位 （0 j-1）的函數(shù)， 可在相加前由A,B兩數(shù)確定。 優(yōu)點：快，每1位的和 及最后的進位基本同時產(chǎn)生。 缺點：電路復雜。,74LS283,不片接時,芯片74LS283的CI 端應接低電平.,74LS283,三、加法器的應用,加法器常用來進行代碼轉換,用一片74LS283把 8421BCD碼轉換成余3碼。,解：余3碼 = 8421BCD + 0011,余 3 碼,8421BCD碼,用一片74LS283,附加必要的門電路 將8421BCD碼轉

27、換成2421BCD 碼。,所以：如圖連接即可。,0 0 1 1 修正值,例1：,例2：,2、修正電路的設計,1、真值表（設計一覽表）,74LS283的輸入,74LS283的輸出,8421BCD,A3A2A1A0,修正值,B3B2B1B0,2421BCD,S3 S2 S1 S0,0 0 0 0,0 0 0 1,0 0 1 0,0 0 1 1,0 1 0 0,0 1 0 1,0 1 1 0,0 1 1 1,1 0 0 0,1 0 0 1,0 0 0 0,0 0 0 1,0 0 1 0,0 0 1 1,0 1 0 0,1 0 1 1,1 1 0 0,1 1 0 1,1 1 1 0,1 1 1 1,0

28、 0 0 0,0 0 0 0,0 0 0 0,0 0 0 0,0 0 0 0,0 1 1 0,0 1 1 0,0 1 1 0,0 1 1 0,0 1 1 0,觀察修正值可知：,B3=0；,B0=0；,m5+m6+m7+m8+m9,約束項：m10+m11+m12+m13+m14 +m15 =0,解：,3、修正電路輸出邏輯表達式,已知:,B2=B1=m5+m6+m7+m8+m9,m10+m11+m12+m13+m14 +m15 =0,8421BCD碼,修正值,2421BCD碼,B2=B1=,A3,+ A2A0,+ A2A1,連接線路,例3： 用一片74LS138實現(xiàn) 1位全加器的邏輯功能,連接線路如圖。,例4： 用1片74LS139實現(xiàn) 1位全加器的邏輯功能。,先將雙2線4線連接成3線8線 譯碼器，再產(chǎn)生題示邏輯功能。,已知1位全加器的邏輯表達式為,1,A,B,CI,S,CO,A,B,CI,S,CO,4.3.5 數(shù)值比較器,一、1位數(shù)值比較器,1、真值表,2、輸出邏輯表達式,3、邏輯圖,1,0,0,1,0,0,1,0,0,1,0,0,Y(A=B),A B,0 0,0 1,1 0,1 1,A,B,A3A2 A1 A0,B3B2 B1 B0,從高位開始比較，,若A3B3 則AB， 若A3B3 則AB， 若A3=B3 則再比較低位,