數(shù)字集成電路綜合設(shè)計(jì)

1專業(yè)方向綜合課程設(shè)計(jì)報(bào)告摘 要7 人表決器電路是一簡(jiǎn)單的輸入信號(hào)檢測(cè)與處理、產(chǎn)生運(yùn)算控制信號(hào)的邏輯電路。本文詳細(xì)介紹了依據(jù)功能要求進(jìn)行運(yùn)算控制電路方案設(shè)計(jì)的過(guò)程，并在此基礎(chǔ)上將整體電路分為數(shù)據(jù)接收模塊、數(shù)據(jù)處理模塊、結(jié)果顯示模塊等主要功能模塊。電路設(shè)計(jì)完成后通過(guò) Design Compiler 對(duì)電路進(jìn)行邏輯綜合。使用 Tcl 命令編寫電路的約束文件，設(shè)定約束條件，對(duì)電路進(jìn)行優(yōu)化以保證設(shè)計(jì)的功能性，同時(shí)生成網(wǎng)表文件、時(shí)序報(bào)告、面積報(bào)告，并進(jìn)行結(jié)果分析。再通過(guò)延時(shí)文件與頂層文件的激勵(lì)進(jìn)行電路功能的時(shí)序仿真，分析設(shè)計(jì)的可行性。再通過(guò) Primetime 對(duì)電路進(jìn)行靜態(tài)時(shí)序分析，得到靜態(tài)時(shí)序報(bào)告。最后通過(guò) IC_Compler 對(duì)生成的網(wǎng)表進(jìn)行物理實(shí)現(xiàn)，生成GDS II 版圖信息。關(guān)鍵詞 Design Compiler；Primetime ；邏輯綜合；靜態(tài)時(shí)序分析；物理實(shí)現(xiàn)；2專業(yè)方向綜合課程設(shè)計(jì)報(bào)告目 錄摘 要 .1目 錄 .2引 言 .41 總體電路結(jié)構(gòu)設(shè)計(jì) .51.1 電路功能 .51.2 關(guān)鍵功能電路設(shè)計(jì) .51.3 電路接口 .61.4 頂層 TOP 的設(shè)計(jì) .62 設(shè)計(jì)約束及腳本 .82.1 約束設(shè)計(jì) .82.2 腳本設(shè)計(jì) .83 邏輯綜合過(guò)程 .113.1 綜合文件 .113.2 綜合環(huán)境 .113.3 綜合過(guò)程 .124 結(jié)果分析及時(shí)序仿真 .164.1 時(shí)序報(bào)告分析 .164.2 面積報(bào)告分析 .194.3 時(shí)序仿真 .205 靜態(tài)時(shí)序分析及腳本 .215.1 靜態(tài)時(shí)序分析 .215.2 PrimeTime 進(jìn)行時(shí)序分析的流程 .215.3 腳本 .225.4 靜態(tài)時(shí)序報(bào)告分析 .246 物理實(shí)現(xiàn) .286.1 物理實(shí)現(xiàn)文件 .283專業(yè)方向綜合課程設(shè)計(jì)報(bào)告6.2 物理實(shí)現(xiàn)環(huán)境 .286.3 物理實(shí)現(xiàn)過(guò)程 .296.3.1 Floorplan.296.3.2 placemant .306.3.3 Clock Tree synthesis.306.3.4 Routing.316.3.5 Write Design Out .326.4 報(bào)告輸出 .326.5 LVS 和 DRC.34結(jié) 論 .35參考文獻(xiàn) .36附錄 A：頂層設(shè)計(jì)源代碼 .37附錄 B：設(shè)計(jì)約束代碼 .38附錄 C：靜態(tài)時(shí)序分析腳本代碼 .404專業(yè)方向綜合課程設(shè)計(jì)報(bào)告引 言現(xiàn)代集成電路技術(shù)急劇發(fā)展，輸百萬(wàn)級(jí)晶體管電路使設(shè)計(jì)面臨著巨大的挑戰(zhàn)。如果沒(méi)有計(jì)算機(jī)的輔助和建立了很好的設(shè)計(jì)方法是不可能完成這一工作的。Synopsys 公司是全球半導(dǎo)體和電子行業(yè)先進(jìn)的 EDA(電子設(shè)計(jì)自動(dòng)化)軟件工具和專業(yè)化服務(wù)提供商，為設(shè)計(jì)復(fù)雜集成電路(IC)、FPGA(現(xiàn)場(chǎng)可編程門陣列)和SOC(System on Chip,系統(tǒng)級(jí)芯片)產(chǎn)品的公司提供業(yè)內(nèi)最完善的工具，使客戶能夠用最短時(shí)間并以最低風(fēng)險(xiǎn)向市場(chǎng)推出最好的電子產(chǎn)品。從高水平的綜合能力到門電路的設(shè)置，Synopsys 為工程技術(shù)人員面臨的最嚴(yán)峻挑戰(zhàn)提供全部解決方案，并幫助他們將電子設(shè)計(jì)推向極致。現(xiàn)今，Synopsys 在全球半導(dǎo)體技術(shù)發(fā)展潮流中擔(dān)當(dāng)著重要角色2。Synopsys 公司發(fā)布的“Design Compiler”軟件，簡(jiǎn)稱“DC”，是一種邏輯合成工具。通過(guò)改進(jìn)電路延遲時(shí)間的計(jì)算方法，縮小了邏輯合成時(shí)的時(shí)序與布局完成后的最終時(shí)序之間的偏差。DC 得到全球 60 多個(gè)半導(dǎo)體廠商、380 多個(gè)工藝庫(kù)的支持。據(jù)最新Dataquest 的統(tǒng)計(jì)，Synopsys 的邏輯綜合工具占據(jù) 91%的市場(chǎng)份額。DC 是十二年來(lái)工業(yè)界標(biāo)準(zhǔn)的邏輯綜合工具，也是 Synopsys 最核心的產(chǎn)品。它使 IC 設(shè)計(jì)者在最短的時(shí)間內(nèi)最佳的利用硅片完成設(shè)計(jì)。它根據(jù)設(shè)計(jì)描述和約束條件并針對(duì)特定的工藝庫(kù)自動(dòng)綜合出一個(gè)優(yōu)化的門級(jí)電路。它可以接受多種輸入格式，如硬件描述語(yǔ)言、原理圖和網(wǎng)表等，并產(chǎn)生多種性能報(bào)告，在縮短設(shè)計(jì)時(shí)間的同時(shí)提高設(shè)計(jì)性能。本設(shè)計(jì)采用 Verilog HDL 語(yǔ)言描述、Design Compiler 進(jìn)行約束及綜合。Design Compiler 的操作有 Tcl 命令來(lái)實(shí)現(xiàn)，還要用 Modelsim 進(jìn)行時(shí)序仿真，用 Prime Time進(jìn)行靜態(tài)時(shí)序分析，實(shí)驗(yàn)環(huán)境為 Linux 操作系統(tǒng)。完成 7 人表決器電路前端設(shè)計(jì)。5專業(yè)方向綜合課程設(shè)計(jì)報(bào)告1 總體電路結(jié)構(gòu)設(shè)計(jì)1.1 電路功能 7 人表決器電路功能主要集中在四方面。一是在用戶使用開關(guān)輸入狀態(tài)，高電平代表“1”，低電平代表“0”；二是數(shù)據(jù)輸入后要對(duì)數(shù)據(jù)進(jìn)行鎖存。三是輸入鎖存后進(jìn)行數(shù)據(jù)的實(shí)時(shí)運(yùn)算，通過(guò)運(yùn)算電路計(jì)算出贊成即“1”的人數(shù)和反對(duì)“0”的人數(shù)，并進(jìn)行判斷贊成人數(shù)是否大于 3。由于 FPGA 屬于硬件電路，沒(méi)有使用 CPU 軟核時(shí)，沒(méi)有任何指令集，所以需要使用自帶的 IP 核進(jìn)行必要的加減運(yùn)算；四是運(yùn)算結(jié)果得出后，可以準(zhǔn)確的將贊成和反對(duì)人數(shù)的數(shù)量顯示在數(shù)碼管上。電路的具體功能羅列如下：(1) 采用 7 個(gè)開關(guān)作為 7 人表決結(jié)果得輸入設(shè)備。(2) 采用 2 位 8 段數(shù)碼管和一位 LED 燈作為輸出顯示設(shè)備。1.2 關(guān)鍵功能電路設(shè)計(jì)本電路設(shè)計(jì)的主要難點(diǎn)在于 2 位 8 段數(shù)碼管的靜態(tài)顯示。本課程設(shè)計(jì)給定的工作時(shí)鐘位 1kHZ，顯示 1 位 8 段數(shù)碼管的時(shí)間為 1MS，掃描 2 位的時(shí)間為 2MS。而人的眼睛遺留時(shí)間 20MS 左右。次時(shí)鐘工作頻率是符合設(shè)計(jì)要求的。依照功能，將電路分為 3 個(gè)功能：開關(guān)輸入鎖存模塊；運(yùn)算模塊用于將開關(guān)收集到的數(shù)據(jù)按照一定要求進(jìn)行計(jì)算出正確的結(jié)果；數(shù)碼管顯示模塊，用于顯示計(jì)算結(jié)果。電路功能框圖如圖 1.1所示圖 1.1 電路功能框圖6專業(yè)方向綜合課程設(shè)計(jì)報(bào)告1.3 電路接口整個(gè)設(shè)計(jì)接口可以分為 2 部分，分別是數(shù)據(jù)的輸入以及數(shù)據(jù)的實(shí)時(shí)輸出。具體接口如下表 1.1 所示。表 1.1 接口信號(hào)表名稱 IO 屬性 描述 備注clk In 時(shí)鐘頻率 1kHzrst In 復(fù)位信號(hào)輸入端口 低電平有效vote In 表決數(shù)據(jù)輸入端口pass Out 表決結(jié)果輸出端口cnt_sel Out 數(shù)碼管位選端口disp_seg Out 數(shù)碼管段選端口1.4 頂層 TOP 的設(shè)計(jì)因?yàn)楸驹O(shè)計(jì)是要一起綜合功能電路，所以需要頂層的文件，該文件為vote7TOP.v，此部分內(nèi)部包含了功能電路。具體接口如下表 1.3 所示：表 1.3 頂層接口信號(hào)表名稱 IO 屬性 描述 備注CLK In 外部輸入時(shí)鐘頻率 1kHzRSTN In 復(fù)位信號(hào) 低電平有效VOTE In 表決信號(hào) 高電平有效PASS Out 表決結(jié)果信號(hào) 大于一半有效CNT_SEL Out 數(shù)碼管段選 高電平有效DISP_SEG Out 數(shù)碼管位選 高電平有效電路功能框圖如圖 1.2 所示：7專業(yè)方向綜合課程設(shè)計(jì)報(bào)告圖 1.2 頂層設(shè)計(jì)功能框圖8專業(yè)方向綜合課程設(shè)計(jì)報(bào)告2 設(shè)計(jì)約束及腳本2.1 約束設(shè)計(jì)約束部分是本次課程設(shè)計(jì)的重點(diǎn)內(nèi)容， 對(duì)于一個(gè)由時(shí)鐘控制的數(shù)字邏輯電路來(lái)說(shuō)，時(shí)序是最為重要的。Vote7TOP.v 是本設(shè)計(jì)所要約束的文件。雖然人的肉眼所能分辨的最大頻率一般為20Hz，但該設(shè)計(jì)在計(jì)算機(jī)上實(shí)現(xiàn)仿真運(yùn)行，故暫不考慮分頻問(wèn)題。所有使用本設(shè)計(jì)的工作時(shí)鐘為 1kHZ，即 CLK 周期設(shè)置為 1000000ns。輸入為 vote，輸出為cnt_sel，disp_seg6:0 ，pass, 他們都是由 CLK 信號(hào)同步控制，所以這些信號(hào)延時(shí)約占時(shí)鐘信號(hào)的 60%，即輸入輸出延時(shí)設(shè)置為 600000ns。本次對(duì)此電路的綜合約束需要分為以下幾部分：對(duì) CLK 時(shí)鐘信號(hào)進(jìn)行設(shè)置，對(duì)每個(gè)輸入輸出信號(hào)的約束，對(duì)扇出和驅(qū)動(dòng)負(fù)載能力能度需要進(jìn)行約束設(shè)置，最后輸出報(bào)告。2.2 腳本設(shè)計(jì)首先是讀入源代碼，也就是 HDL 文本描述的設(shè)計(jì)文件，此處不用制定目錄，Design Compiler 會(huì)在搜索目錄中搜索。Tcl 語(yǔ)句如下：read_verilog vote7.v vote7TOP.v 讀入設(shè)計(jì)原文件后，一般設(shè)定當(dāng)前設(shè)計(jì)，這樣約束條件才可能有針對(duì)性的施加。Tcl 語(yǔ)句如下：current_design vote7TOP設(shè)定當(dāng)前設(shè)計(jì)后，要完成鏈接，也就是將設(shè)計(jì)與庫(kù)鏈接起來(lái)，用于映射過(guò)程中搜索相應(yīng)的單元，完成綜合。Tcl語(yǔ)句如下：Link檢查設(shè)計(jì)，主要完成檢查轉(zhuǎn)換的設(shè)計(jì)。Tcl 語(yǔ)句如下：check_design然后對(duì)設(shè)計(jì)設(shè)定時(shí)序約束，這是最重要的一項(xiàng)約束，用于設(shè)定設(shè)計(jì)的工作速度。針對(duì)不同的設(shè)計(jì)部分，有不同的約束方法。針對(duì)本次設(shè)計(jì)，采用全同步，單時(shí)鐘工作的實(shí)際情況。以下語(yǔ)句設(shè)定時(shí)鐘及屬性、輸入輸出信號(hào)時(shí)間余量。設(shè)定名稱為 CLK 的時(shí)鐘，由于采用 1KHz 的時(shí)鐘，故設(shè)定時(shí)鐘周期為9專業(yè)方向綜合課程設(shè)計(jì)報(bào)告1000000ns。Tcl 語(yǔ)句如下：create_clock -name “clk“ period1000000 get_ports CLK設(shè)定時(shí)鐘的渡越時(shí)間為 0.2ns。Tcl 語(yǔ)句如下：set_clock_transition -max 0.2 get_clocks clk設(shè)定輸入信號(hào)最大時(shí)間延時(shí)。Tcl 語(yǔ)句如下：set_input_delay -clock clk -max 600000 get_ports “VOTE“ 設(shè)定輸出信號(hào)最大時(shí)間延時(shí)。Tcl語(yǔ)句如下：set_output_delay -clock clk -max 600000 get_ports “DISP_SEG CNT_SEL PASS“ 告訴綜合器不要對(duì)時(shí)鐘網(wǎng)絡(luò)進(jìn)行驅(qū)動(dòng)，這個(gè)工作將在后續(xù)版圖布局布線中進(jìn)行。Tcl 語(yǔ)句如下：set_dont_touch_network get_clocks “clk“set_ideal_network get_ports “CLK“告訴綜合器不要對(duì)復(fù)位進(jìn)行驅(qū)動(dòng)。Tcl 語(yǔ)句如下：set_dont_touch_network get_ports RSTset_ideal_network get_ports RST檢查時(shí)序。Tcl 語(yǔ)句如下：check_timing設(shè)定綜合的操作條件。Tcl 語(yǔ)句如下：set_operating_conditions -max WORST-max_library saed90nm_max_hth -min WORST -min_library saed90nm_max_hth設(shè)定線負(fù)載模型，本設(shè)計(jì)選擇 saed90nm_max_hth 模型。Tcl 語(yǔ)句如下：set_wire_load_model -name ForQa設(shè)定輸出負(fù)載電容。Tcl 語(yǔ)句如下：set_load -pin_load 2 get_ports “DISP_SEG CNT_SEL PASS“設(shè)定扇出最大負(fù)載能力。Tcl 語(yǔ)句如下： set_max_fanout 30 vote7TOP驅(qū)動(dòng)能力設(shè)定。Tcl 語(yǔ)句如下：set_drive 2.0 get_ports “ CLK RST“設(shè)定輸出網(wǎng)表的格式規(guī)則，以消除 gate level nelist 中的 assign。Tcl 語(yǔ)句如下：set verilogout_no_tri true10專業(yè)方向綜合課程設(shè)計(jì)報(bào)告set_fix_multiple_port_nets -all -buffer_constants最大能力進(jìn)行綜合。Tcl 語(yǔ)句如下：compile -map high輸出時(shí)序報(bào)告