通信學(xué)論文-數(shù)字信號處理器的選擇策略 .doc

通信學(xué)論文-數(shù)字信號處理器的選擇策略DSP器件按設(shè)計要求可以分為兩類。第一類，應(yīng)用領(lǐng)域為廉價的、大規(guī)模嵌入式應(yīng)用系統(tǒng)，如手機、磁盤驅(qū)動(DSP用作伺服電機控制)以及便攜式數(shù)字音頻播放器等。在這些應(yīng)用中價格和集成度是最重要的考慮因素。對于便攜式電池供電的設(shè)備，功耗也是一個關(guān)鍵的因素。盡管這些應(yīng)用常常需要開發(fā)運行于DSP的客戶應(yīng)用軟件和外圍支持硬件，但易于開發(fā)的要求仍然是次要的因素，因為批量生產(chǎn)可以分攤開發(fā)成本，從而降低單位產(chǎn)品的開發(fā)成本。另外一類是需要用復(fù)雜算法對大量數(shù)據(jù)進行處理的應(yīng)用，例如聲納探測和地震探測等，也需要用DSP器件。該類設(shè)備的批量一般較小、算法要求苛刻、產(chǎn)品很大而且很復(fù)雜。所以設(shè)計工程師在選擇處理器時會盡量選擇性能最佳、易于開發(fā)并支持多處理器的DSP器件。有時，設(shè)計工程師更喜歡選用現(xiàn)成的開發(fā)板來開發(fā)系統(tǒng)而不是從零開始硬件和軟件設(shè)計，同時可以采用現(xiàn)成的功能庫文件開發(fā)應(yīng)用軟件。在實際設(shè)計時應(yīng)根據(jù)具體的應(yīng)用選擇合適的DSP。不同的DSP有不同的特點，適用于不同的應(yīng)用，在選擇時可以遵循以下要點。算法格式DSP的算法有多種。絕大多數(shù)的DSP處理器使用定點算法，數(shù)字表示為整數(shù)或-1.0到+1.0之間的小數(shù)形式。有些處理器采用浮點算法，數(shù)據(jù)表示成尾數(shù)加指數(shù)的形式：尾數(shù)2指數(shù)。浮點算法是一種較復(fù)雜的常規(guī)算法，利用浮點數(shù)據(jù)可以實現(xiàn)大的數(shù)據(jù)動態(tài)范圍(這個動態(tài)范圍可以用最大和最小數(shù)的比值來表示)。浮點DSP在應(yīng)用中，設(shè)計工程師不用關(guān)心動態(tài)范圍和精度一類的問題。浮點DSP比定點DSP更容易編程，但是成本和功耗高。由于成本和功耗的原因，一般批量產(chǎn)品選用定點DSP。編程和算法設(shè)計人員通過分析或仿真來確定所需要的動態(tài)范圍和精度。如果要求易于開發(fā)，而且動態(tài)范圍很寬、精度很高，可以考慮采用浮點DSP。也可以在采用定點DSP的條件下由軟件實現(xiàn)浮點計算，但是這樣的軟件程序會占用大量處理器時間，因而很少使用。有效的辦法是“塊浮點”，利用該方法將具有相同指數(shù)，而尾數(shù)不同的一組數(shù)據(jù)作為數(shù)據(jù)塊進行處理。“塊浮點”處理通常用軟件來實現(xiàn)。數(shù)據(jù)寬度所有浮點DSP的字寬為32位，而定點DSP的字寬一般為16位，也有24位和20位的DSP，如摩托羅拉的DSP563XX系列和Zoran公司的ZR3800X系列。由于字寬與DSP的外部尺寸、管腳數(shù)量以及需要的存儲器的大小等有很大的關(guān)系，所以字寬的長短直接影響到器件的成本。字寬越寬則尺寸越大，管腳越多，存儲器要求也越大，成本相應(yīng)地增大。在滿足設(shè)計要求的條件下，要盡量選用小字寬的DSP以減小成本。在關(guān)于定點和浮點的選擇時，可以權(quán)衡字寬和開發(fā)復(fù)雜度之間的關(guān)系。例如，通過將指令組合連用，一個16位字寬的DSP器件也可以實現(xiàn)32位字寬雙精度算法(當(dāng)然雙精度算法比單精度算法慢得多)。如果單精度能滿足絕大多數(shù)的計算要求，而僅少量代碼需要雙精度，這種方法也可行，但如果大多數(shù)的計算要求精度很高，則需要選用較大字寬的處理器。請注意，絕大多數(shù)DSP器件的指令字和數(shù)據(jù)字的寬度一樣，也有一些不一樣，如ADI(模擬器件公司)的ADSP-21XX系列的數(shù)據(jù)字為16位而指令字為24位。DSP的速度處理器是否符合設(shè)計要求,關(guān)鍵在于是否滿足速度要求。測試處理器的速度有很多方法，最基本的是測量處理器的指令周期，即處理器執(zhí)行最快指令所需要的時間。指令周期的倒數(shù)除以一百萬，再乘以每個周期執(zhí)行的指令數(shù)，結(jié)果即為處理器的最高速率，單位為每秒百萬條指令MIPS。但是指令執(zhí)行時間并不能表明處理器的真正性能，不同的處理器在單個指令完成的任務(wù)量不一樣，單純地比較指令執(zhí)行時間并不能公正地區(qū)別性能的差異?，F(xiàn)在一些新的DSP采用超長指令字(VLIW)架構(gòu)，在這種架構(gòu)中，單個周期時間內(nèi)可以實現(xiàn)多條指令，而每個指令所實現(xiàn)的任務(wù)比傳統(tǒng)DSP少，因此相對VLIW和通用DSP器件而言，比較MIPS的大小時會產(chǎn)生誤導(dǎo)作用。即使在傳統(tǒng)DSP之間比較MIPS大小也具有一定的片面性。例如，某些處理器允許在單個指令中同時對幾位一起進行移位，而有些DSP的一個指令只能對單個數(shù)據(jù)位移位；有些DSP可以進行與正在執(zhí)行的ALU指令無關(guān)的數(shù)據(jù)的并行處理(在執(zhí)行指令的同時加載操作數(shù))，而另外有些DSP只能支持與正在執(zhí)行的ALU指令有關(guān)的數(shù)據(jù)并行處理；有些新的DSP允許在單個指令內(nèi)定義兩個MAC。因此僅僅進行MIPS比較并不能準(zhǔn)確得出處理器的性能。解決上述問題的方法之一是采用一個基本的操作(而不是指令)作為標(biāo)準(zhǔn)來比較處理器的性能。常用到的是MAC操作，但是MAC操作時間不能提供比較DSP性能差異的足夠信息，在絕大多數(shù)DSP中，MAC操作僅在單個指令周期內(nèi)實現(xiàn)，其MAC時間等于指令周期時間，如上所述，某些DSP在單個MAC周期內(nèi)處理的任務(wù)比其它DSP多。MAC時間并不能反映諸如循環(huán)操作等的性能，而這種操作在所有的應(yīng)用中都會用到。最通用的辦法是定義一套標(biāo)準(zhǔn)例程，比較在不同DSP上的執(zhí)行速度。這種例程可能是一個算法的“核心”功能，如FIR或IIR濾波器等，也可以是整個或部分應(yīng)用程序(如語音編碼器)。圖1為使用BDTI公司的工具測試的幾款DSP器件性能。在比較DSP處理器的速度時要注意其所標(biāo)榜的MOPS(百萬次操作每秒)和MFLOPS(百萬次浮點操作每秒)參數(shù)，因為不同的廠商對“操作”的理解不一樣，指標(biāo)的意義也不一樣。例如，某些處理器能同時進行浮點乘法操作和浮點加法操作，因而標(biāo)榜其產(chǎn)品的MFLOPS為MIPS的兩倍。其次，在比較處理器時鐘速率時，DSP的輸入時鐘可能與其指令速率一樣，也可能是指令速率的兩倍到四倍，不同的處理器可能不一樣。另外，許多DSP具有時鐘倍頻器或鎖相環(huán)，可以使用外部低頻時鐘產(chǎn)生片上所需的高頻時鐘信號。存儲器管理DSP的性能受其對存儲器子系統(tǒng)的管理能力的影響。如前所述，MAC和其它一些信號處理功能是DSP器件信號處理的基本能力，快速MAC執(zhí)行能力要求在每個指令周期從存儲器讀取一個指令字和兩個數(shù)據(jù)字。有多種方法實現(xiàn)這種讀取，包括多接口存儲器(允許在每個指令周期內(nèi)對存儲器多次訪問)、分離指令和數(shù)據(jù)存儲器(“哈佛”結(jié)構(gòu)及其派生類)以及指令緩存(允許從緩存讀取指令而不是存儲器，從而將存儲器空閑出來用作數(shù)據(jù)讀取)。圖2和圖3顯示了哈佛存儲器結(jié)構(gòu)與很多微控制器采用的“馮諾曼”結(jié)構(gòu)的差別。另外要注意所支持的存儲器空間的大小。許多定點DSP的主要目標(biāo)市場是嵌入式應(yīng)用系統(tǒng)，在這種應(yīng)用中存儲器一般較小，所以這種DSP器件具有小到中等片上存儲器(4K到64K字左右)，備有窄的外部數(shù)據(jù)總線。另外，絕大多數(shù)定點DSP的地址總線小于或等于16位，因而可外接的存儲器空間受到限制。一些浮點DSP的片上存儲器很小，甚至沒有，但外部數(shù)據(jù)總線寬。例如TI公司的TMS320C30只有6K片上存儲器，外部總線為24位，13位外部地址總線。而ADI的ADSP2-21060具有4Mb的片上存儲器，可以多種方式劃分為程序存儲器和數(shù)據(jù)存儲器。選擇DSP時，需要根據(jù)具體應(yīng)用對存儲空間大小以及對外部總線的要求來選擇。開發(fā)的簡便性對不同的應(yīng)用來說，對開發(fā)簡便性的要求不一樣。對于研究和樣機的開發(fā)，一般要求系統(tǒng)工具能便于開發(fā)。而如果公司在開發(fā)下一代手機產(chǎn)品，成本是最重要的因素，只要能降低最終產(chǎn)品的成本，一般他們愿意承受很煩瑣的開發(fā)，采用復(fù)雜的開發(fā)工具(當(dāng)然如果大大延遲了產(chǎn)品上市的時間則是另一回事)。因此選擇DSP時需要考慮的因素有軟件開發(fā)工具(包括匯編、鏈接、仿真、調(diào)試、編譯、代碼庫以及實時操作系統(tǒng)等部分)、硬件工具(開發(fā)板和仿真機)和高級工具(例如基于框圖的代碼生成環(huán)境)。利用這些工具的設(shè)計過程如圖4所示。選擇DSP器件時常有如何實現(xiàn)編程的問題。一般設(shè)計工程師選擇匯編語言或高級語言(如C或Ada)，或兩者相結(jié)合的辦法。現(xiàn)在大部分的DSP程序采用匯編語言，由于編譯器產(chǎn)生的匯編代碼一般未經(jīng)最優(yōu)化，需要手動進行程序優(yōu)化，降低程序代碼大小和使流程更合理，進一步加快程序的執(zhí)行速度。這樣的工作對于消費類電子產(chǎn)品很有意義，因為通過代碼的優(yōu)化能彌補DSP性能的不足。使用高級語言編譯器的設(shè)計工程師會發(fā)現(xiàn)，浮點DSP編譯器的執(zhí)行效果比定點DSP好，這有幾個原因：首先，多數(shù)的高級語言本身并不支持小數(shù)算法；其次，浮點處理器一般比定點處理器具有更規(guī)則的指令，指令限制少，更適合編譯器處理；第三，由于浮點處理器支持更大的存儲器，能提供足夠的空間。編譯器產(chǎn)生的代碼一般比手動生成的代碼更大。不管是用高級語言還是匯編語言實現(xiàn)編程，都必須注意調(diào)試和硬件仿真工具的使用，因為很大一部分的開發(fā)時間會花在這里。幾乎所有的生產(chǎn)商都提供指令集仿真器，在硬件完成之前，采用指令集仿真器對軟件調(diào)試很有幫助。如果所用的是高級語言，對高級語言調(diào)試器功能進行評估很重要，包括能否與模擬機和/或硬件仿真器一起運行等性能。大多數(shù)DSP銷售商提供硬件仿真工具，現(xiàn)在許多處理器具有片上調(diào)試/仿真功能，通過采用IEEE1149.1JTAG標(biāo)準(zhǔn)的串行接口訪問。該串行接口允許基于掃描的仿真，即程序員通過該接口加載斷點，然后通過掃描處理器內(nèi)部寄存器來查看處理器到達斷點后寄存器的內(nèi)容并進行修改。很多的生產(chǎn)商都可以提供現(xiàn)成的DSP開發(fā)系統(tǒng)板。在硬件沒有開發(fā)完成之前可用開發(fā)板實現(xiàn)軟件實時運行調(diào)試，這樣可以提高最終產(chǎn)品的可制造性。對于一些小批量系統(tǒng)甚至可以用開發(fā)板作為最終產(chǎn)品電路板。支持多處理器在某些數(shù)據(jù)計算量很大的應(yīng)用中，經(jīng)常要求使用多個DSP處理器。在這種情況下，多處理器互連和互連性能(關(guān)于相互間通信流量、開銷和時間延遲)成為重要的考慮因素。如ADI的ADSP-2106X系列提供了簡化多處理器系統(tǒng)設(shè)計的專用硬件。電源管理和功耗DSP器件越來越多地應(yīng)用在便攜式產(chǎn)品中，在這些應(yīng)用中功耗是一個重要的考慮因素，因而DSP生產(chǎn)商盡量在產(chǎn)品內(nèi)部加入電源管理并降低工作電壓以減小系統(tǒng)的功耗。在某些DSP器件中的電源管理功能包括：a.降低工作電壓：許多生產(chǎn)商提供低電壓DSP版本(3.3V,2.5V,或1.8V)，這種處理器在相同的時鐘下功耗遠遠低于5V供電的同類產(chǎn)品。b.“休眠”或“空閑”模式：絕大多數(shù)處理器具有關(guān)斷處理器部分時鐘的功能，降低功耗。在某些情況下，非屏蔽的中斷信號可以將處理器從“休眠”模式下恢復(fù)，而在另外一些情況下，只有設(shè)定的幾個外部中斷才能喚醒處理器。有些處理器可以提供不同省電功能和時延的多個“休眠”模式。c.可編程時鐘分頻器：某些DSP允許在軟件控制下改變處理器時鐘，以便在某個特定任務(wù)時使用最低時鐘頻率來降低功耗。d.外圍控制：一些DSP器件允許程序停止系統(tǒng)未用到的外圍電路的工作。不管電源管理特性怎么樣，設(shè)計工程師要獲得優(yōu)秀的