EDA技術(shù)與VHDL實(shí)用教程

EDA技術(shù)與 VHDL實(shí)用教程 1 2 EDA技術(shù)概念 1 EDA技術(shù)的主要特征 2 EDA技術(shù)發(fā)展歷程 3 EDA技術(shù)的主要內(nèi)容 4 EDA技術(shù)的應(yīng)用展望 5 EDA技術(shù)與 VHDL實(shí)用教程 現(xiàn)代電子設(shè)計(jì)技術(shù)的核心就是 EDA（電子設(shè)計(jì)自動(dòng)化， Electronic Design Automation）技術(shù)。利用EDA技術(shù)，電子設(shè)計(jì)師可以方便地實(shí)現(xiàn) IC設(shè)計(jì)、電子電路設(shè)計(jì)和 PCB設(shè)計(jì)等工作。 EDA技術(shù)與 VHDL實(shí)用教程 3 4 廣義的 EDA技術(shù) ，除了狹義的 EDA技術(shù)外，還包括計(jì)算機(jī)輔助分析 CAA技術(shù) (如PSPICE， EWB， MATLAB等 )，印刷電路板計(jì)算機(jī)輔助設(shè)計(jì) PCB-CAD技術(shù) (如PROTEL， ORCAD等 )。 在廣義的 EDA技術(shù)中， CAA技術(shù)和PCB-CAD技術(shù)不具備邏輯綜合和邏輯適配的功能，因此它并 不能稱為真正意義上的EDA技術(shù) 。 EDA技術(shù)與 VHDL實(shí)用教程 5 狹義的 EDA技術(shù) ，就是以大規(guī)?？删幊踢壿嬈骷樵O(shè)計(jì)載體，以硬件描述語(yǔ)言為系統(tǒng)邏輯描述的主要表達(dá)方式，以計(jì)算機(jī)、大規(guī)?？删幊踢壿嬈骷拈_(kāi)發(fā)軟件及實(shí)驗(yàn)開(kāi)發(fā)系統(tǒng)為設(shè)計(jì)開(kāi)發(fā)工具的 EDA技術(shù)。 本書(shū)討論的對(duì)象專指狹義的 EDA技術(shù)。 EDA技術(shù)與 VHDL實(shí)用教程 EDA技術(shù)的 3個(gè)層次 6 （ 1） EWB、 PSpice、 protel的學(xué)習(xí)作為EDA的最初級(jí)內(nèi)容； （ 2）利用 VHDL完成對(duì) CPLD/FPGA的開(kāi)發(fā)等作為中級(jí)內(nèi)容； （ 3） ASIC的設(shè)計(jì)作為最高級(jí)內(nèi)容 EDA技術(shù)與 VHDL實(shí)用教程 7 EDA技術(shù)主要有以下這些特征： （ 1） 高層綜合與優(yōu)化的理論與方法取得了很大的進(jìn)展，其結(jié)果 大大縮短了復(fù)雜的 ASIC的設(shè)計(jì)周期 ， 同時(shí)改進(jìn)了設(shè)計(jì)質(zhì)量； （ 2） 采用硬件描述語(yǔ)言來(lái)描述 10萬(wàn)門以上的設(shè)計(jì)，形成了國(guó)際通用的 VHDL等硬件描述語(yǔ)言。它們均支持不同層次的描述，使得 復(fù)雜 IC的描述規(guī)范化，便于傳遞、交流、保存與修改，并可建立獨(dú)立的工藝設(shè)計(jì)文檔，便于設(shè)計(jì)重用 ； EDA技術(shù)與 VHDL實(shí)用教程 8 （ 3）開(kāi)放式的設(shè)計(jì)環(huán)境（各廠家均適合）； （ 4） 自頂向下的算法； （ 5）豐富的元器件模塊庫(kù)； （ 6）具有較好的人機(jī)對(duì)話界面與標(biāo)準(zhǔn)的 CAM接口； （ 7）建立并行設(shè)計(jì)工程框架結(jié)構(gòu)的集成化設(shè)計(jì)環(huán)境，以適應(yīng)當(dāng)今 ASIC的特點(diǎn)：規(guī)模大而復(fù)雜，數(shù)字與模擬電路并存，硬件與軟件并存，產(chǎn)品上市更新快。 EDA技術(shù)與 VHDL實(shí)用教程 9 EDA技術(shù)的發(fā)展分為三個(gè)階段 20世紀(jì) 70年代 計(jì)算機(jī)輔助設(shè)計(jì) CAD階段 20世紀(jì) 80年代 計(jì)算機(jī)輔助工程設(shè)計(jì)階段 20世紀(jì) 90年代 電子系統(tǒng)設(shè)計(jì)自動(dòng)化階段 EDA技術(shù)與 VHDL實(shí)用教程 10 （一）硬件描述語(yǔ)言 硬件描述語(yǔ)言（ HDL）是各種描述方法中最能體現(xiàn) EDA優(yōu)越性的描述方法。 所謂硬件描述語(yǔ)言，實(shí)際就是一個(gè)描述工具，其描述的對(duì)象就是 待設(shè)計(jì)電路系統(tǒng)的邏輯功能、實(shí)現(xiàn)該功能的算法、選用的電路結(jié)構(gòu)以及其他各種約束條件 等。 通常要求 HDL既能描述系統(tǒng)的行為，又能描述系統(tǒng)的結(jié)構(gòu)。 EDA技術(shù)與 VHDL實(shí)用教程 11 目前主要有以下兩種 HDL語(yǔ)言： 1 Verilog-HDL Verilog-HDL語(yǔ)言是在 1983年由 GDA (Gateway Design Automation)公司首創(chuàng)的，主要用于數(shù)字系統(tǒng)的設(shè)計(jì)。 2 VHDL VHDL語(yǔ)言是美國(guó)國(guó)防部于 20世紀(jì) 80年代后期，出于軍事工業(yè)的需要開(kāi)發(fā)的。 EDA技術(shù)與 VHDL實(shí)用教程 12 VHDL語(yǔ)言是一種 高級(jí) 描述語(yǔ)言，適用于電路高級(jí)建模，綜合的效率和效果較好。 Verilog-HDL語(yǔ)言是一種 低級(jí) 的描述語(yǔ)言，適用于描述門級(jí)電路， 容易控制電路資源，但其對(duì)系統(tǒng)的描述能力不如 VHDL語(yǔ)言 。 EDA技術(shù)與 VHDL實(shí)用教程 13 （二）可編程邏輯器件 可編程邏輯器件（簡(jiǎn)稱 PLD）是一種由用戶編程來(lái)實(shí)現(xiàn)某種邏輯功能的新型邏輯器件。 它不僅速度快、集成度高，能夠完成用戶定義的邏輯功能，還可以加密和重新定義編程，其允許編程次數(shù)可多達(dá)上萬(wàn)次。 使用可編程邏輯器件可大大簡(jiǎn)化硬件系統(tǒng)、降低成本、提高系統(tǒng)的可靠性、靈活性。 EDA技術(shù)與 VHDL實(shí)用教程 14 目前， PLD主要分為 FPGA(現(xiàn)場(chǎng)可編程門陣列 )和 CPLD(復(fù)雜可編程邏輯器件 )兩大類。 FPGA和 CPLD最明顯的特點(diǎn)是高集成度、高速度和高可靠性。由于它們的明顯特點(diǎn)，可以應(yīng)用于超高速領(lǐng)域和實(shí)時(shí)測(cè)控方面以及嵌入式領(lǐng)域等等。 EDA技術(shù)與 VHDL實(shí)用教程 15 （三） EDA軟件 目前在國(guó)內(nèi)比較流行的 EDA 軟件工具主要有 Altera公司的 MAX+plus 和 Quartus 、Lattice公司的 Expert LEVER和 Synario、Xilinx公司的 Foundation和 Alliance、 Actel公司的 Actel Designer等，這四家公司的EDA開(kāi)發(fā)軟件特性如表 0-1所示。 EDA技術(shù)與 VHDL實(shí)用教程 16 表 0-1 EDA開(kāi)發(fā)軟件特性 廠商 EDA軟件名稱 軟件適用器件系列 軟件支持的描述方式 Altera MAX+plus MAX、 FLEX等 邏輯圖、波形圖、AHDL文本、 Verilog-HDL文本、 VHDL文本等 Quartus MAX、 FLEX、 APEX等 Xilinx Alliance Xilinx各種系列 邏輯圖、 VHDL文本等 Foundation XC系列 Lattice Synario MACH GAL、 ispLSI、pLSI等 邏輯圖、 ABEL文本、VHDL文本等 Expert LEVER IspLSI、 pLSI、 MACH等 邏輯圖、 VHDL文本等 Actel Actel Designer SX系列、 MX系列 邏輯圖、 VHDL文本等 EDA技術(shù)與 VHDL實(shí)用教程 17 EDA與傳統(tǒng)電子設(shè)計(jì)方法的比較 手工設(shè)計(jì)方法的缺點(diǎn)是： 1)復(fù)雜電路的設(shè)計(jì) 、 調(diào)試十分困難 。 2)如果某一過(guò)程存在錯(cuò)誤 ， 查找和修改十分不便 。 3)設(shè)計(jì)過(guò)程中產(chǎn)生大量文檔 ，不易管理 。 4)對(duì)于集成電路設(shè)計(jì)而言 ， 設(shè)計(jì)實(shí)現(xiàn)過(guò)程與具體生產(chǎn)工藝直接相關(guān) ， 因此可移植性差 。 5)只有在設(shè)計(jì)出樣機(jī)或生產(chǎn)出芯片后才能進(jìn)行實(shí)測(cè) 。 EDA技術(shù)有很大不同： 1)采用硬件描述語(yǔ)言作為設(shè)計(jì)輸入 。 2)庫(kù) (Library)的引入 。 3)設(shè)計(jì)文檔的管理 。 4)強(qiáng)大的系統(tǒng)建模 、 電路仿真功能 。 5)具有自主知識(shí)產(chǎn)權(quán) 。 6)開(kāi)發(fā)技術(shù)的標(biāo)準(zhǔn)化 、 規(guī)范化以及 IP核的可利用性 。 7)適用于高效率大規(guī)模系統(tǒng)設(shè)計(jì)的自頂向下設(shè)計(jì)方案 。 8)全方位地利用計(jì)算機(jī)自動(dòng)設(shè)計(jì) 、 仿真和測(cè)試技術(shù) 。 9)對(duì)設(shè)計(jì)者的硬件知識(shí)和硬件經(jīng)驗(yàn)要求低 。 10)高速性能好 。 11)純硬件系統(tǒng)的高可靠性 。 EDA技術(shù)與 VHDL實(shí)用教程 18 EDA與傳統(tǒng)電子設(shè)計(jì)方法的比較 FPGA和 DSP芯片實(shí)現(xiàn) FIR濾波器的速度對(duì)比 8位 FIR濾 波器階數(shù) FPGA的處理速度 單位： MSPS 達(dá)到相當(dāng)速度所需 DSP芯片的指令執(zhí)行速度 單位： MIPS 8 16 24 32 104 101 103 105 832 1616 2472 3360 EDA技術(shù)與 VHDL實(shí)用教程 19 EDA實(shí)驗(yàn)的 3個(gè)層次 1、邏輯行為的實(shí)現(xiàn) 2、控制與信號(hào)傳輸功能的實(shí)現(xiàn) 3、算法的實(shí)現(xiàn) 如：譯碼器、紅綠交通燈控制、表決器、顯示掃描器、電梯控制、乒乓球等電路的設(shè)計(jì)，時(shí)鐘頻率一般低于 4MHz 如：各類信號(hào)發(fā)生器、 A/D采樣控制器、 FIFO、 RS232或 PS/2通信、FPGA/CPLD與單片機(jī)綜合控制等電路的設(shè)計(jì)，時(shí)鐘頻率一般在 25MHz左右 如：離散 FFT變換、數(shù)字濾波器、浮點(diǎn)乘法器、高速寬位加法器、數(shù)字振蕩器、數(shù)字鎖相環(huán)、調(diào)制解調(diào)器、圖象 DSP等電路的設(shè)計(jì)，時(shí)鐘頻率一般在 50MHz以上 EDA技術(shù)與 VHDL實(shí)用教程 20 電子 EDA技術(shù)發(fā)展迅猛，逐漸在教學(xué)、科研、產(chǎn)品設(shè)計(jì)與制造等各方面都發(fā)揮著巨大的作用。 1 EDA技術(shù)將廣泛應(yīng)用與高校電類專業(yè)的實(shí)踐教學(xué)工作中 2 EDA技術(shù)將廣泛應(yīng)用于科研工作和新產(chǎn)品的開(kāi)發(fā)中 3 EDA技術(shù)將廣泛應(yīng)用于專用集成電路的開(kāi)發(fā) 4 EDA技術(shù)將廣泛應(yīng)用于傳統(tǒng)機(jī)電設(shè)備的升級(jí)換代和技術(shù)改造 EDA技術(shù)與 VHDL實(shí)用教程 第 1章 EDA技術(shù)概述 21 EDA技術(shù)與 VHDL實(shí)用教程 要求 熟悉面向 FPGA/CPLD的 EDA技術(shù)初步理論知識(shí) 知識(shí)點(diǎn) 理解可編程邏輯器件 掌握面向 FPGA/CPLD的 EDA設(shè)計(jì)流程 掌握面向 FPGA/CPLD的常用 EDA工具 理解硬件描述語(yǔ)言 重點(diǎn)和難點(diǎn) EDA設(shè)計(jì)流程 Quartus 軟件包 硬件描述語(yǔ)言 VHDL語(yǔ)言 22 EDA技術(shù)與 VHDL實(shí)用教程 23 第 1章 EDA技術(shù)概述 可編程邏輯器件 1.1 EDA技術(shù)的主要特征 1.2 EDA技術(shù)發(fā)展歷程 1.3 EDA技術(shù)的主要內(nèi)容 1.4 EDA技術(shù)與 VHDL實(shí)用教程 24 1.1 可編程邏輯器件 一、可編程邏輯器件概述 （一） PLD/FPGA介紹 CPLD：復(fù)雜可編程邏輯器件 Complex Programmable Logic Device FPGA：現(xiàn)場(chǎng)可編程門陣列 Field Programmable Gate Array PLD能做什么？ PLD能完成任何數(shù)字器件的功能 ，上至高性能的 CPU，下至簡(jiǎn)單的 74系列電路，都可以用 PLD來(lái)實(shí)現(xiàn) . PLD如同一張白紙或是一堆積木，工程師可以通過(guò)傳統(tǒng)的原理圖輸入法或是硬件描述語(yǔ)言，自由的設(shè)計(jì)一個(gè)數(shù)字系統(tǒng)。 如何使用 PLD？ 數(shù)字電路基礎(chǔ)，會(huì)使用計(jì)算機(jī)，有一定編程基礎(chǔ)。 25 二、 PLD分類 可編程邏輯器件 （ P L D ） 簡(jiǎn)單 P L D 復(fù)雜 P L D P R O M P A L P L A G A L C P L D F P G A 26 EDA技術(shù)與 VHDL實(shí)用教程 27 三、 PLD/FPGA的結(jié)構(gòu)和原理 （一）基于乘積項(xiàng)（ Product-Term）的 PLD結(jié)構(gòu) （二）乘積項(xiàng)結(jié)構(gòu) PLD 的邏輯實(shí)現(xiàn)原理 （三）查找表（ Look-Up-Table）的原理與結(jié)構(gòu) （四）查找表結(jié)構(gòu)的 FPGA邏輯實(shí)現(xiàn)原理 28 與陣列（固定）或陣列（可編程）0A1A1A1A 0A0A1F0F01110100AAFAAAAF例：用 PROM完成半加器邏輯陣列 29 CPLD的結(jié)構(gòu)與可編程原理 30 FPGA的結(jié)構(gòu)與工作原理 查找表LUT輸入1輸入2輸入3輸入4輸出查找表邏輯結(jié)構(gòu) EDA技術(shù)與 VHDL實(shí)用教程 31 FPGA: SRAM工藝；直接燒寫(xiě)程序 掉電后程序丟失 ；理論上擦寫(xiě) 100萬(wàn)次 以上；一般使用需要外掛 EEPROM，可以達(dá)到幾百萬(wàn)門電路 。 比如 ALTERA公司的 APEX、 FLEX、 ACEX、 STRATIX、 CYCLONE系列 。 CPLD: EPPROM或 FLASH工藝；直接燒寫(xiě)程序 掉電后程序不會(huì)消失 ；一般可以擦寫(xiě) 幾百次 ，并且一般宏單元在 512以下。（比如 ALTERA的 AX3000/5000/7000/9000和 CLASSIC系列）。 四、選擇 PLD還是 FPGA EDA技術(shù)與 VHDL實(shí)用教程 32 PLD適合用于設(shè)計(jì)譯碼等復(fù)雜組合邏輯。 PLD分解組合邏輯的功能很強(qiáng)。而 FPGA的一個(gè) LUT只能處理 4輸入的組合邏輯。 如果設(shè)計(jì)中使用到大量觸發(fā)器，那么使用 FPGA就是一個(gè)很好選擇 。 FPGA的制造工藝確定了 FPGA芯片中包含的 LUT和觸發(fā)器的數(shù)量非常多，往往都是幾千上萬(wàn)， PLD一般只能做到 512個(gè)邏輯單元，而且如果用芯片價(jià)格除以邏輯單元數(shù)量， FPGA的平均邏輯單元成本大大低于 PLD。 EDA技術(shù)與 VHDL實(shí)用教程 33 1.2 面向FPGA/CPLD的EDA設(shè)計(jì)流程 硬 件 測(cè) 試測(cè) 試 電 路仿真器功 能 仿 真行 為 仿 真時(shí) 序 仿 真VHDL仿真器門級(jí)時(shí) 序 仿 真功 能 仿 真編程、下載編 程 器 / 下 載 電 纜V H D L / V e r i l o g網(wǎng)表熔 絲 圖 、 S R A M 文件、自 動(dòng) 優(yōu) 化 、 布 局 、 布 線 / 適 配F P G A / C P L D 布 線 / 適 配 器( E D I F , X N F , V H D L )網(wǎng) 表 文 件VHDL 源程序邏 輯 綜 合 、 優(yōu) 化VHDL 綜合器生成 VHDL 源程序圖 形 編 輯 器文 本 編 輯 器EDA技術(shù)與 VHDL實(shí)用教程 34 1源程序的編輯和編譯 常用的源程序輸入方式有三種： (1) 原理圖輸入方式： (2) 狀態(tài)圖輸入方式： (3) VHDL軟件程序的文本方式： EDA技術(shù)與 VHDL實(shí)用教程 35 利用 EDA工具提供的圖形編輯器以原理圖的方式進(jìn)行輸入。原理圖輸入方式比較容易掌握，直觀且方便。 （ 1）原理圖輸入方式： EDA技術(shù)與 VHDL實(shí)用教程 36 (2) 狀態(tài)圖輸入方式： 以圖形的方式表示狀態(tài)圖進(jìn)行輸入。當(dāng)填好時(shí)鐘信號(hào)名、狀態(tài)轉(zhuǎn)換條件、狀態(tài)機(jī)類型等要素后，就可以自動(dòng)生成 VHDL程序。這種設(shè)計(jì)方式簡(jiǎn)化了狀態(tài)機(jī)的設(shè)計(jì)，比較流行。 (3) VHDL軟件程序的文本方式： 最一般化、最具普遍性的輸入方法，任何支持 VHDL的 EDA工具都支持文本方式的編輯和編譯。 2邏輯綜合和優(yōu)化 邏輯綜合，就是將電路的高級(jí)語(yǔ)言描述轉(zhuǎn)換成低級(jí)的，可與 FPGA/CPLD或構(gòu)成 ASIC的門陣列基本結(jié)構(gòu)相映射的網(wǎng)表文件。 邏輯映射的過(guò)程，就是將電路的高級(jí)描述，針對(duì)給定硬件結(jié)構(gòu)組件，進(jìn)行編譯，優(yōu)化、轉(zhuǎn)換和綜合，最終獲得 門級(jí)電路甚至更底層的電路描述文件。 而網(wǎng)表文件就是按照某種規(guī)定描述電路的基本組成及如何相互連接的關(guān)系的文件。 37 3目標(biāo)器件的布線 /適配 所謂邏輯適配，就是將由綜合器產(chǎn)生的網(wǎng)表文件針對(duì)某一具體的目標(biāo)器件進(jìn)行邏輯映射操作。其中包括底層器件配置、邏輯分割、邏輯優(yōu)化、布線與操作等，配置于指定的目標(biāo)器件中，產(chǎn)生最終的下載文件，如 JEDEC格式的文件。 38 4目標(biāo)器件的編程 /下載 如果編譯、綜合、布線 /適配和行為仿真、功能仿真、時(shí)序仿真等過(guò)程都沒(méi)有發(fā)現(xiàn)問(wèn)題，即滿足原設(shè)計(jì)的要求，則可以將由 FPGA/CPLD布線 /適配器產(chǎn)生的配置 /下載文件通過(guò)編程器或下載電纜載入目標(biāo)芯片 FPGA或 CPLD中 。 39 5設(shè)計(jì)過(guò)程中的有關(guān)仿真 設(shè)計(jì)過(guò)程中的仿真有三種，它們是： 行為仿真： 該仿真只是根據(jù) VHDL的語(yǔ)義進(jìn)行的，與具體電路沒(méi)有關(guān)系。 功能仿真： 就是將綜合后的 VHDL網(wǎng)表文件再送到 VHDL仿真器所進(jìn)行的仿真。 時(shí)序仿真： 該仿真已將器件特性考慮進(jìn)去，因此可以得到精確的時(shí)序仿真結(jié)果。 40 6硬件仿真 /硬件測(cè)試 所謂 硬件仿真 ，就是在 ASIC設(shè)計(jì)中，常利用 FPGA對(duì)系統(tǒng)的設(shè)計(jì)進(jìn)行功能檢測(cè)，通過(guò)后再將其 VHDL設(shè)計(jì)以ASIC形式實(shí)現(xiàn)，這一過(guò)程稱為硬件仿真。 所謂 硬件測(cè)試 ，就是針對(duì) FPGA或 CPLD直接用于應(yīng)用系統(tǒng)的設(shè)計(jì)中，將下載文件下載到 FPGA后，對(duì)系統(tǒng)的設(shè)計(jì)進(jìn)行的功能檢測(cè)，這一過(guò)程稱為硬件測(cè)試。 注意： VHDL仿真器和 VHDL綜合器對(duì)設(shè)計(jì)的理解常常是不一致的 ，固需要硬件仿真和測(cè)試。 41 二、 分析方法 基于 EDA技術(shù)的設(shè)計(jì)方法則是 自頂向下 進(jìn)行設(shè)計(jì)的。 即首先采用可完全獨(dú)立于目標(biāo)器件芯片物理結(jié)構(gòu)的硬件描述語(yǔ)言，在系統(tǒng)的基本功能或行為級(jí)上對(duì)設(shè)計(jì)的產(chǎn)品進(jìn)行描述和定義，結(jié)合多層次的仿真技術(shù)，確保設(shè)計(jì)的可行性與正確性的前提下，完成功能確認(rèn)。 然后利用 EDA工具的邏輯綜合功能，把功能描述轉(zhuǎn)換成某一具體目標(biāo)芯片的網(wǎng)表文件，輸出給該器件廠商的布局布線適配器，進(jìn)行邏輯映射及布局布線，再利用產(chǎn)生的仿真文件進(jìn)行包括功能和時(shí)序的驗(yàn)證，以確保實(shí)際系統(tǒng)的性能。 42 EDA技術(shù)與 VHDL實(shí)用教程 43 采用自頂向下的設(shè)計(jì)方法有如下優(yōu)點(diǎn) : (1) 自頂向下設(shè)計(jì)方法是一種模塊化設(shè)計(jì)方法。符合常規(guī)的邏輯思維習(xí)慣； (2) 高層設(shè)計(jì)同器件無(wú)關(guān)，可以完全獨(dú)立于目標(biāo)器件的結(jié)構(gòu)。 (3) 采用硬件描述語(yǔ)言，設(shè)計(jì)易于在各種集成電路工藝或可編程器件之間移植。 (4) 適合多個(gè)設(shè)計(jì)者同時(shí)進(jìn)行設(shè)計(jì)。 三、表示方法 1、文本表示方式（ VHDL） 2、圖形表示方式（原理圖，狀態(tài)圖、波形圖） 3、文本、圖形混用方式 44 EDA技術(shù)與 V