數(shù)字電子技術(shù)教學完整ppt課件

.,數(shù)字電子技術(shù),教材閻石：數(shù)字電子技術(shù)（第四版）,第一章,第五章,第四章,第三章,第二章,第八章,第七章,第六章,第九章,.,第一章：邏輯代數(shù)基礎,1.1概述1.2邏輯代數(shù)中的三種基本運算1.3邏輯代數(shù)的基本公式和常用公式1.4邏輯代數(shù)的基本定理1.5邏輯函數(shù)及其表示方式1.6邏輯函數(shù)的公式化簡法1.7邏輯函數(shù)的卡諾圖化簡法1.8具有無關項邏函及其化簡,.,1.1概述,1.1.1數(shù)字量和模擬量,模擬量：,隨時間是連續(xù)變化的物理量。特點：具有連續(xù)性。,表示模擬量的信號叫做模擬信號。,工作在模擬信號下的電子電路稱為模擬電路。,數(shù)字量：,時間、幅值上不連續(xù)的物理量。特點：具有離散。,表示數(shù)字量的信號叫做數(shù)字信號。,工作在數(shù)字信號下的電子電路稱為數(shù)字電路。,.,1.1.2數(shù)制和碼制,一、數(shù)制,通式：,1、十進制(Decimal),有十個數(shù)碼：0、1、9；逢十進一（基數(shù)為十）；可展開為以10為底的多項式。,如：（48.63）,.,2、二進制（Binary),有兩個數(shù)碼：0、1；逢二一（基數(shù)為2）；可展為以2為底的多項式。,如：,式中：,同理：用同樣方法可分析十六進制數(shù)，此處不再說明。,.,下面說明十進制與二進制間的對應關系：,.,二、數(shù)制轉(zhuǎn)換,2、十二,整數(shù)部分：除2取余法,19,9181,10011,（19）D（）B,.,小數(shù)部分：乘2取整法,例：（0.625）D（）B,0.625,2,1.250,0.50,1.0,0.101,方法：從小數(shù)點開始左右四位一組，然后按二、十進制的對應關系直接寫出即可。,如：（110110010.11011）B,=（1B2.D8）H,B,2,1,D,8,.,二、碼制,內(nèi)容見下表,例如，一位十進制數(shù)09十個數(shù)碼，用四位二進制數(shù)表示時，其代碼稱為二十進制代碼，簡稱BCD代碼。,用不同的數(shù)碼表示不同事物的方法，就稱為編碼。為便于記憶和處理，在編碼時必須遵循一定的規(guī)則，這些規(guī)則就稱為碼制。,BCD代碼有多種不同的碼制：,8421BCD碼、,2421BCD碼、,余3碼等，,.,十進制,編碼種類,0,1,2,3,4,5,6,7,8,9,權(quán),8421碼,0000,0001,0010,0011,0100,0101,0110,0111,1000,1001,8421,.,1.2邏輯代數(shù)中的三種基本運算,邏輯代數(shù)(布爾代數(shù)),用來解決數(shù)字邏輯電路的分析與設計問題。,參與邏輯運算的變量叫邏輯變量，用字母A，B表示。每個變量的取值非0即1。邏輯變量的運算結(jié)果用邏輯函數(shù)來表示，其取值也為0和1。,0、1的含義,在邏輯代數(shù)及邏輯電路中，0和1已不再具有值的概念。僅是借來表示事物的兩種狀態(tài)或電路的兩種邏輯狀態(tài)而已。,.,2、與邏輯真值表,3、與邏輯函數(shù)式,4、與邏輯符號,5、與邏輯運算,AB,Y,00,01,10,11,0,0,0,1,一、與邏輯運算,1、與邏輯定義,某一事件能否發(fā)生，有若干個條件。當所有條件都滿足時，事件才能發(fā)生。只要一個或一個以上的條件不滿足，事件就不發(fā)生，這種決定事件的因果關系“與邏輯關系”。,.,二、或邏輯運算,AB,01,10,11,Y,0,1,1,1,2、或邏輯真值表,3、或邏輯函數(shù)式,4、或邏輯符號,Y=A+B,0+0=0；0+1=1；1+0=1；1+1=1,5、或邏輯運算,1、或邏輯定義,00,某一事件能否發(fā)生，有若干個條件。只要一個或一個以上的條件滿足，事件就能發(fā)生；只有當所有條件都不滿足時，事件就不發(fā)生，這種決定事件的因果關系“或邏輯關系”。,.,三、非運算,條件具備時，事件不能發(fā)生；條件不具備時事件一定發(fā)生。這種決定事件的因果關系稱為“非邏輯關系”。,5、非邏輯運算,4、非邏輯符號,3、非邏輯函數(shù)式,2、非邏輯真值表,A,Y,0,1,1,0,1、非邏輯定義,.,四、幾種最常見的復合邏輯運算,1、與非,2、或非,3、同或,4、異或,.,1.3邏輯代數(shù)的基本公式和常用公式,9,.,試證明：A+AB=A,1)列真值表證明,2)利用基本公式證明,A+BC,AB+C,二、推廣舉例,AB,A+AB,A,0,0,1,1,A+AB=A(1+B)=A1=A,常用公式的證明與推廣,一、證明舉例,.,1.4、邏輯代數(shù)的基本定理,1.4.1代入定理,在邏輯代數(shù)中，如將等式兩邊相同變量都代之以另一邏函，則等式依然成立。,1.4.2反演定理,將邏函中的“+”變“”，“”變“+”；“0”變“1”，“1”變“0”；原變量變反變量，反變量變原變量，所得新式即為原函數(shù)的反函數(shù)。,將邏函中的“+”變“”，“”變“+”；“0”變“1”，“1”變“0”；變量不變，所得新式即為原函數(shù)的對偶式。,1.4.3對偶定理,.,1.5邏輯功能的描述方法,1.5.2真值表,1.5.1邏輯函數(shù)表達式,0,0,0,0,0,1,1,1,上述邏函的真值表如右表所示。,邏函是以表達式的形式反應邏輯功能。,真值表是以表格的形式反應邏輯功能。,.,1.5.3邏輯圖,以邏輯符號的形式反應邏輯功能。與上述邏函對應的邏輯電路如下,邏輯功能還有其它描述方法。,.,1.5.4各種邏輯功能描述方法間的轉(zhuǎn)換關系,例：已知邏輯圖，求其真值表。,解：先由邏輯圖寫出邏函表達式，再將邏函表達式化為與或式并以此列出真值表。,.,00,01,10,11,0,0,1,1,1.6邏函的公式化簡法,1.6.1化簡的意義,先看一例：,先學做人后學專業(yè),.,與或表達式,與或非表達式,與非與非表達式,或非或非表達式,或與表達式,.,1.6.2化簡的原則,1、表達式中乘積項最少（所用的門最少）；2、乘積項中的因子最少（門的輸入端數(shù)最少）；3、化為要求的表達形式（便于用不同的門來實現(xiàn)）。,1.6.3公式化簡法,例1：,.,例2：,例3：,人的核心競爭力是“學習”,.,1.7邏函的卡諾圖化簡法,公式化簡法建立在基本公式和常用公式的基礎之上，化簡方便快捷，但是它依賴于人們對公式的熟練掌握程度、經(jīng)驗和技巧，有時化簡結(jié)果是否為最簡還心中無數(shù)，而卡諾圖化簡法具有規(guī)律性，易于把握。,1.7.1邏函的標準形式,邏函有兩種標準表達形式，即最小項和最大項表達形式，這里主要介紹最小項表達形式。,一、最小項,定義：設某邏函有個變量，是個變量的一個乘積項，若中每個變量以原變量或反變量的形式出現(xiàn)一次且只出現(xiàn)一次，則稱為這個邏函的一個最小項。,.,如：Y（A、B、C、D）ABCD+ABCD+ABC,1、最小項性質(zhì),、個變量必有且僅有2最小項,約定：原變量用“1”表示；反變量用“0”表示。,注：用編號表示最小項時，變量數(shù)不同，相同編號所對應的最小項名也不同。,.,、所有最小項之和恒等于1,.,1、最小項性質(zhì),、個變量必有且僅有2最小項,約定：原變量用“1”表示；反變量用“0”表示。,注：用編號表示最小項時，變量數(shù)不同，相同編號所對應的最小項名也不同。,.,、所有最小項之和恒等于1,根據(jù)這一性質(zhì)知，邏函一般不會包含屬于它的所有最小項。,2、最小項的求法,.,注：,在真值表中，邏函所包含的最小項恰是邏函取值為“1”所對應的項，如：,邏函的最小項表達形式是唯一的。,二、最大項自學,1.7.2邏函的卡諾圖表示法,一、邏輯相鄰項,定義：在邏函的兩個最小項中，只有一個變量因互補而不同外，其余變量完全相同。,如：,與,.,顯然，在真值表中，幾何相鄰的兩個最小項未必滿足邏輯相鄰。那么，能否將真值表中的最小項重新排列從而使得幾何相鄰必邏輯相鄰呢？答案是：能，那就是真值表！,ABC,A,0,4,3,2,1,7,6,BC,0,1,00,01,11,10,5,A,BC,二變量：,珍愛環(huán)境就是珍愛生命,.,四變量：,請同學們考慮它的相鄰關系。,二、相鄰項的合并規(guī)則,兩個相鄰項合并可消去一個變量，如：,.,四個相鄰項合并可消去兩個變量，如：,八個相鄰項合并可消去三個變量，如：,同理：,十六個相鄰項合并可湔去四個變量；以此類推。,.,1.7.3邏函的卡諾圖化簡法,化簡原則：,被圈最小項數(shù)應等于2個；,卡諾圈應為矩形且能大不小；,最小項可被重復圈但不能遺漏；,每圈至少應包含有一個新有最小項。,例1：,Y（0，1，3，5，7）,1,1,1,1,1,例2：,Y（0，4，5，7，15）,1,1,此例說明：邏函化簡的結(jié)果不一定是唯一的，但最簡程度一定是唯一的。,.,例3：,1,1,1,1,Y,BD,+ABC,1,1,1,1,例3：,Y=m(1,2,3,4,5,6,7,8,9,10,11,12,13,14),1,1,1,1,1,1,1,1,1,1,1,1,1,1,0,0,圈“1”法：,圈“0”法：,.,1.8約束邏函的化簡法,1.8.1約束項和約束條件,在8421BCD碼中，m10m15這六個最小項是不允許出現(xiàn)的，我們把它們稱之為約束項（無關項、任意項）。,（10，11，12，13，14，15）0稱為約束條件。,1.8.2約束邏函的化簡,例：設A、B、C、D為一位8421BCD碼，當C、D兩變量取值相反時，函數(shù)值取值為1，否則取值為0，試寫出邏函的最簡表達式。,解：,先列出該邏輯問題的真值表：,此例說明：卡諾圖不僅可以化簡邏函，還可以轉(zhuǎn)換表達形式。,.,0,1,0,0,0,0,1,1,1,1,1,1,1,1,1,.,第二章：門電路,2.1概述,2.2二、三極管的開關特性,2.3最簡單的與、或、非門電路,2.4TTL門電路,2.5CMOS門電路,.,2.2二、三極管的開關特性,2.2.1二極管的開關特性,2.1概述,用以實現(xiàn)基本邏輯運算和復合邏輯運算的單元電路統(tǒng)稱為門電路,一、門電路,二、正、負邏輯,.,2.2.2三極管的開關特性,截止區(qū),放大區(qū),飽和區(qū),截止區(qū)：,II0，VV,飽和區(qū)：,IV/(Rc)=Ics，V0V,.,2.3最簡單的與、或、非門電路,2.3.1二極管與門,約定：電平,高電平“1”,低電平“0”,Y=AB與邏輯功能,.,2.3.2二極管或門,Y=A+B或邏輯功能,人自然,.,2.3.3三極管非門,一、當0V時,所以VT截止，IC=0，VO=5V。,2V，,.,二、當Vi=5V時,設：T導通，則：VBE0.7V，所以，,I1I2I0.43A，,而,.,又因為IIBS，所以T飽和導通，0V,2.4TTL門電路,2.4.1TTL反相器,一、電路結(jié)構(gòu)及工作原理,1、輸入A0.2V（VIL）,T1導通，VB10.9V，,VIL0.2V,0.9V,T2、T4截止，IB1(VCCVB1)/R1=1.025A。,.,VIL0.2V,0.9V,Y（輸出）VCCVR2VBE3VD23.4VVOH。,VO3.4V,2、輸入A3.4V（VOH）,T1集電結(jié)導通、T2、T4飽和，VB12.1V，,2.1V,VIH3.4V,T1發(fā)射結(jié)反偏，,T1深度飽和，,0.7V,0.9V,VE2VB1VBC1VBES22.1V0.7V0.7V0.7V，,VC2VE3,VCES20.7V0.2V0.9V，,所以T3、D2截止，VO0.2V。,VO0.2V,.,二、電壓傳輸特性o（VI）,VTH,VTH稱為閾電壓或門檻電壓，約為1.4V。,.,然后根據(jù)電壓傳輸特性曲線由：,三、輸入噪聲容限,一般大約：,VIL（）0.8V；,VIH（）2.0V。,VOL（）0.4V。,VOH（）2.4V；,VIH（）。,VOH（）,VIL（）；,VOL（）,通常，很難保證輸入、輸出電平在正常值上始終不變，,首先規(guī)定：,.,VOH（）,VIH（）,VIL（）,VOL（）,VOL（）,VOH（）,定義：,VNLVIL（）VOL（）0.8V0.4V0.4V；,VNHVOH（）VIH（）2.4V2.0V0.4V,噪聲容限反應了門電路的抗干擾能力。,.,2.4.2TTL反相器輸入、輸出特性,一、輸入特性I（I）,IIS稱為輸入短路電流；,IIH稱為高電平輸入電流。,二、輸出特性O（L）,.,1、高電平輸出特性,74系列門電路輸出高電平時的L不能超過0.4A。,2、低電平輸出特性,.,3、扇出系數(shù)NO,IOH,L,輸出高電平時的NO:,NOH=IOH(max)/IIH=0.4/0.04=10。,NOL=IOL(max)/IIS=16/1=16。,OH,輸出低電平時的NOL:,IIS,OL,L,春,.,三、輸入端負載特性I（RI）,I(VCCVBE1)RI/(RI+R1)=(50.7)RI/(RI+4)=4.3RI/(RI+4),2.4.4其它類型的TTL電路,一、與非門、或非門、與或非門等,2.4.3TTL反相器動態(tài)特性自學,.,二、OC(OpenCollectorGate)門和TS(Three-StateOutput)門,問題的提出：,VOL,VOH,過電流,1、OC門,典型TTL門電路的輸出端不能并接使用。,.,RL,稱上拉電阻。,選擇方法如下：,VOH,VOH,VOH,式中：,IOH,輸出三極管截止時的漏電流；,ILM,輸出三極管允許的最大電流；,m,負載門的個數(shù)，若負載門輸入端為或運算，則m應為輸入端數(shù)。,VOL,.,2、TS門,當EN=1時：,當EN=0時：,T3、T4均截止，輸出呈高阻態(tài)(禁態(tài))。,高電平有效：,低電平有效：,雖然OC門和TS門都能實現(xiàn)線與，但OC門的優(yōu)勢在于通過外接不同的電源電壓可獲得不同的輸出高電平；而TS門的優(yōu)勢在于可方便地構(gòu)成總線結(jié)構(gòu)。如：,.,單總線：,雙總線：,2.5其它類型的雙極型數(shù)字集成電路,以下電路僅作扼要介紹。,2.4.5改進型TTL電路,74H系列、74S系列、74LS系列等。,ECL電路、I2L電路。,靜,.,2.6CMOS門電路,2.6.1CMOS反相器,1、電路結(jié)構(gòu)及工作原理,則：輸入與輸出間為非邏輯關系。,2、電壓傳輸特性和電流傳輸特性,.,2.6.2CMOS反相器的輸入、輸出特性,.,2.6.3CMOS與非門,2.6.4CMOS傳輸門和雙向開關,.,第三章：組合邏輯電路,3.1概述,3.2組合邏輯電路的分析方法和設計方法,3.3若干常用的組合邏輯電路,3.4組合邏輯電路中的競爭冒險現(xiàn)象,.,3.1概述,電路特點：,功能特點:,任意時刻的輸出信號只與此時刻的輸入信號有關，而與信號作用前電路的輸出狀態(tài)無關。,不包含有記憶功能的單元電路，也沒有反饋電路。,組合邏輯電路的特點:,數(shù)字電路,組合邏輯電路,時序邏輯電路,.,3.2組合邏輯電路的分析方法和設計方法,3.2.1組合邏輯電路的分析方法,已知邏輯電路,分析邏輯功能,由邏輯電路寫出邏函表達式；,分析步驟：,化簡邏函并變換為與或式；,列真值表，判斷其功能。,例：試分析圖示電路的邏輯功能。,解：,.,1,1,0,0,0,0,0,0,功能：,檢測三位二進制碼是否相同；,檢測三臺設備的工作狀態(tài)是否相同；,檢測三個輸入信號是否相同。,3.2.2組合邏輯電路的設計方法,已知邏輯功能,設計實現(xiàn)電路,設計步驟：,畫出邏輯圖并選擇適當?shù)钠骷崿F(xiàn)邏函。,列真值表；,寫出邏函表達式并化簡為適當?shù)男问剑?分析邏輯功能確定輸入變量、輸出函數(shù)；,.,例：電路設計一三人表決電路。,解：,設：分別用A、B、C代表三的意見，取值,Y代表表決結(jié)果，Y=,1,0,0,0,1,1,0,1,.,3.3幾種常用的組合邏輯電路,3.3.1編碼器,一、普通編碼器,編碼：用文字、符號、數(shù)字表示特定對象的過程。如電話號碼、運動員編號、姓名等均屬編碼。,特指：把輸入的每一個高低電平信號編成一個對應的二進制代碼的電路。,3位二進制編碼器(8線3線編碼器)：,任一時刻僅允許有一個輸入端為高電平(有效)約束。,.,由真值表寫出邏函表達式并利用約束項化簡可得：,二、優(yōu)先編碼器,特點：允許多個輸入信號同時有效，但只對優(yōu)先權(quán)最高的一個輸入信號進行編碼。,8線3線編碼器74LS148：,電路見P141：F3.3.3,.,由電路易得：,0，編碼器工作；,1，編碼器不工作。,低電平有效。,.,邏輯符號：,用二片74LS148擴展為16線4線編碼器：,A15,A14,Z1,A8,A3,Z2,Z3,Z0,A12,A13,A9,A10,A11,A7,A6,A5,A4,A2,A1,A0,10線4線(8421BCD碼)編碼器74LS147,電路見P144F3.3.5：,節(jié)能型,.,3.3.2譯碼器,譯碼是編碼的逆過程，它是將輸入的代碼轉(zhuǎn)換成對應的高低電平輸出。,一、二進制譯碼器,3位二進制譯碼器（3線-8線）：,輸入：A2A1A0代表3位二進制碼。,輸出：Y7Y0代表07八個數(shù)碼。,.,集成3線8線譯碼器74LS138，電路見P146、F3.3.8。,功能表,.,二、BCD碼(4線10線)譯碼器,邏輯符號,8421BCD碼譯碼器74LS42,A3A2A1A0：輸入，表示8421BCD碼；,Y0Y9：代表09十個數(shù)碼。,用二片138擴展為4線16線譯碼器：,.,三、顯示譯碼器,顯示器,驅(qū)動器,代碼,常見的顯示器,發(fā)光二極管LED；,液晶LCD。,1、七段字符顯示器(數(shù)碼管),譯碼器,2、BCD七段顯示譯碼器,據(jù)8421BCD碼和數(shù)碼管工作原理可列出真值表：,.,由真值表可求出各輸出端邏函表達式，如：,同理可得：,據(jù)此，可畫出邏輯電路圖。,.,集成BCD碼七段顯示譯碼器7448：,電路見P155F3.3.15，其邏輯符號為：,電路由兩部分組成：,0，七段全亮；,1，電路正常譯碼。,.,00,3.801,0,7447介紹：,其功能與7448完全相同，僅是輸出為低電平有效，可作來驅(qū)動共陽極組的LED顯示器。,.,3.3.3數(shù)據(jù)選擇器,一、數(shù)據(jù)選擇器的工作原理,D1,D0,D2,D3,.,二、集成數(shù)據(jù)選擇器,雙四選一數(shù)據(jù)選擇器74LS153：,兩個數(shù)據(jù)選擇器公用地址輸入端和電源。,八選一數(shù)據(jù)選擇器CC4512：,.,功能表為：,3.3.4加法器,先看一例：,此例說明：只有最低位為兩個數(shù)碼相加，其余各位都有可能是三個數(shù)碼。加得的結(jié)果必須用二位數(shù)來表示，一位反應本位和，一位反應進位。,一、1位加法器,半加器,CO=AB,.,全加器,二、多位加法器,串行進位：,.,3.3.5數(shù)值比較器,一、1位數(shù)值比較器,二、多位數(shù)值比較器,A=A3A2A1A0,B=B3B2B1B0,.,.,3.3.6用集成器件設計組合邏輯電路,一、用譯碼器設計,例1：用74LS138實現(xiàn)下列一組邏函,解：,先將邏函表達為最小項形式：,若令：A=A2，B=A1，C=A0，則有：,.,二、用數(shù)據(jù)選擇器設計,一般說來，4選1數(shù)選器可實現(xiàn)3變量以下的邏函，8選1數(shù)選器可實現(xiàn)4變量以下邏函，在允許添加門電路時，可實現(xiàn)任一邏函。,解：,A,B,Z,若令A1=A，A0=B，Y=Z，則通過比較對應項可得：,C,1,0,0,.,解：,若令A2=A，A1=B，A0=C，Y=Z，則：,A,B,C,00,Z,潤,.,3.4組合邏輯電路中的競爭_冒險現(xiàn)象,.,當BC0時，YAA應恒等于0，但考慮tpd后，輸出端出現(xiàn)了正的干擾脈沖。,消除方法：,在電路輸出端接入濾波電容。,在電路輸入端加選通脈沖。,在邏函中增加冗余項。,.,第四章：觸發(fā)器,4.1概述,4.2觸發(fā)器,4.3觸發(fā)器的電路結(jié)構(gòu)和邏輯功能間的關系,鍥而不舍金石可鏤,.,4.1概述,具有記憶功能的邏輯單元稱為觸發(fā)器。觸發(fā)器是構(gòu)成時序電路的基本單元。,特點：,具有兩個穩(wěn)定的狀態(tài)“0”和“1”；,根據(jù)需要可以置“0”、置“1”。,分類：,功能,RS,JK,D；,T,T,結(jié)構(gòu),基本RS,同步RS,主從型。,邊沿型,.,4.2觸發(fā)器,4.2.1基本RS觸發(fā)器,一、電路結(jié)構(gòu),兩與非門交叉耦合而成。,用Q端的狀態(tài)表示觸發(fā)器的狀態(tài)。,二、工作原理,維持,置0,0,置1,1,約束,1*,真值表,0,1,1,1,1,0,0,0,1,1,1,1,1,0,0,0,1,0,0,1,1,0,0,1,0,0,1,1,0,0,1,1,1,1,Q,SD,RD,或非門,.,時序圖,Q,狀態(tài)不定,動作特點,輸入信號時刻決定著輸出狀態(tài)。,邏輯符號,與非門,或非門,結(jié)構(gòu)簡單。,輸入信號存在約束。,電路每時每刻都接收輸入信號。,三、優(yōu)缺點,.,4.2.2同步RS觸發(fā)器,一、電路結(jié)構(gòu),由基本RS觸發(fā)器和導引門組成。,二、工作原理,11,10,01,00,Qn+1=0,0,約束,1,Qn+1=1,1,Qn+1=Qn,0,1,1,1,1,1,0,0,0,0,0,1,1,1,1,0,0,0,0,1,0,0,1,0,1,1,動作特點,在CP0時，不接收輸入信號，在CP1時才,接收。輸入信號決定觸發(fā)器的翻轉(zhuǎn)方向（狀態(tài)），時鐘脈沖決定觸發(fā)器的翻轉(zhuǎn)時刻，這是所有具有CP的觸發(fā)器的共同特點。,.,時序圖,R,CP,S,Q,干擾,錯誤,邏輯符號,三、缺點,輸入仍有約束,抗干擾能力差,四、觸發(fā)器邏輯功能的描述方法,真值表,時序圖,特性方程,狀態(tài)轉(zhuǎn)換圖,0,1,R=0,S=1,R=1,S=0,.,4.2.3主從型觸發(fā)器,1、電路結(jié)構(gòu),2、工作原理,由兩個同步RS觸發(fā)器串接和一個電子開關組成。,00,0,0,0,0,1,1,1,0,0,1,1,0,0,1,1,01,0,1,0,0,1,1,1,1,10,0,0,1,1,0,0,1,11,0,1*,1,一、主從RS觸發(fā)器,動作特點,輸入信號分兩步走，在CP1時將,輸入信號接收到主觸發(fā)器中，在CP0時再將輸入信號存入到從觸發(fā)器內(nèi)。,.,時序圖,CP,R,S,Q,Q,干擾，波形會怎樣？,邏輯符號,3、優(yōu)缺點,輸入信號無約束。,易受干擾。,二、主從JK觸發(fā)器,1、電路結(jié)構(gòu),在主從RS觸發(fā)器的基礎上增加兩根反饋線就構(gòu)成了主從JK觸發(fā)器。,.,2、工作原理,因為與主從RS基本相同，所以僅分析J=K=1，Q=0這一種情況。,0,0,0,0,1,1,1,1,1,1,規(guī)律,JK,J=K,J=K=0,J=K=1,Qn+1=J,維持,計數(shù),特性方程,.,時序圖,Q,對輸出狀態(tài)有無影響？,動作特點,在CP=1期間，要求輸入信號應穩(wěn)定不變，否則有可能導致觸發(fā)器誤動作。,邏輯符號,多輸入：,3、優(yōu)缺點,功能最強。,易受干擾。,.,4.2.4邊沿型觸發(fā)器,一、COMS傳輸門邊沿型觸發(fā)器,工作原理,0,0,0,0,1,0,0,0,0,1,1,1,1,1,1,1,1,0,0,0,0,0,1,1,1,1,1,0,0,0,1,1,動作特點,僅在CP由01的瞬間接收輸入信號，其它時間輸入信號的變化對觸發(fā)器狀態(tài)無影響。,優(yōu)缺點,抗干擾能力強，可靠性高。,功能簡單。,.,二、維持阻塞觸發(fā)器,1、電路結(jié)構(gòu),由基本RS觸發(fā)器和維持阻塞電路組成。,2、工作原理,4,3,2,1,置“0“維持線,置“1“阻塞線,置“0“阻塞線,置“1“維持線,0,0,0,0,0,0,1,1,1,1,1,1,0,0,0,0,0,1,1,1,1,1,特性方程,.,動作特點,在CP由01時，觸發(fā)器按輸入信號改變狀態(tài)，在CP=1期間，即使輸入信號改變，由于維持阻塞的作用，觸發(fā)器的狀態(tài)也不會改變，從而有效地提高了工作的可靠性。,Q,CP,D,誤動作否？,時序圖,邏輯符號,4.3觸發(fā)器的電路結(jié)構(gòu)和邏輯功能間的關系,觸發(fā)器的邏輯功能和觸發(fā)器的電路結(jié)構(gòu)之間沒有必然的聯(lián)系，同一種邏輯功能的觸發(fā)器可以由不同的電路結(jié)構(gòu)類型，同一種電路結(jié)構(gòu)的觸發(fā)器可以做成不同的邏輯功能。,4.2.5T及T觸發(fā)器,T：T=0時，維持；T=1時，計數(shù)。,T：僅有計數(shù)功能。,.,5.1概述,5.2時序邏輯電路的分析方法,5.3若干常用的時序邏輯電路,5.4時序邏輯電路的設計方法,第五章時序邏輯電路,.,5.1概述,反饋電路將存儲電路的輸出狀態(tài)反饋到組合邏輯電路的輸入端，與輸入信號一起共同決定電路的輸出。,時序邏輯電路的特點,1、功能特點,而且取決于上一個時刻的輸出狀態(tài)。,包含組合邏輯電路、存儲電路及反饋電路。,任一時刻的輸出信號不僅取決于此時刻的輸入信號，,2、電路特點,.,5.2時序邏輯電路的分析方法,5.2.1同步時序電路的分析方法,步驟：,1.由邏輯電路寫出各觸發(fā)器的驅(qū)動方程；,2.由驅(qū)動方程和特性方程求次態(tài)方程(狀態(tài)方程)；,3.由電路寫輸出方程；,4.由次態(tài)方程、輸出方程畫出狀態(tài)轉(zhuǎn)換表或狀態(tài)轉(zhuǎn)換圖；,5.判斷邏輯功能。,.,例：,分析圖示電路的邏輯功能。,解：,驅(qū)動方程：,次態(tài)方程為：,.,輸出方程：,次態(tài)方程：,狀態(tài)轉(zhuǎn)換圖：,100,0,111,1,110,1,5.2.2時序電路邏輯功能的描述,一、狀態(tài)轉(zhuǎn)換圖,據(jù)次態(tài)方程和輸出方程由電路原態(tài)求出電路次態(tài)。,二、時序圖,三、狀態(tài)轉(zhuǎn)換表,5.2.3異步時序電路的分析方法,本內(nèi)容歸放到異步計數(shù)器一節(jié)中介紹,.,5.3若干常用的時序邏輯電路,5.3.1寄存器,數(shù)碼寄存器,移位寄存器,一、數(shù)碼寄存器,74LS175：,CC4076:,D3D0:并行數(shù)據(jù)輸入端；,Q3Q0：并行三態(tài)輸出端；,LDA、LDB：數(shù)據(jù)輸入控制端。,.,二、移位寄存器,左移移位寄存器,雙向移位寄存器,.,74LS194A:,S1、S0方式控制：,5.3.2計數(shù)器,計數(shù)器就是每輸入一個脈沖電路的狀態(tài)改變一次，因此計數(shù)器不但可以對輸入脈沖進行計數(shù)，還可以用于分頻、定時、產(chǎn)生節(jié)拍脈沖等待。,工作方式,同步,異步,計數(shù)方式,加法,減法,計數(shù)體制,二進制,十進制,n進制,一、同步計數(shù)器,1、同步二進制計數(shù)器,.,加法,驅(qū)動方程：,狀態(tài)方程：,輸出方程：,.,狀態(tài)轉(zhuǎn)換圖：,時序圖：,4位同步二進制加法計數(shù)器74161：,.,D3D0：預置數(shù)輸入端；,利用這一功能，可使計數(shù)器的初態(tài)設定為任意值，如，計數(shù)器復位后狀態(tài)轉(zhuǎn)換圖為：,若要求狀態(tài)轉(zhuǎn)換圖為：,EP、ET：工作狀態(tài)控制端：,.,減法,與加法電路作同樣分析可得：,可逆計數(shù)器,單時鐘十六進制加/減計數(shù)器74LS191：,0，加法；,1，減法,CP0：串行時鐘輸出端:,注：異步預置數(shù)方式,.,雙時鐘同步十六進制可逆計數(shù)器74LS193：,CPU：加計數(shù)脈沖輸入端;,CPD:減計數(shù)脈沖輸入端。,異步方式接收預置數(shù)。,2、同步十進制計數(shù)器,加法,驅(qū)動方程：,.,次態(tài)方程：,輸出方程：,狀態(tài)轉(zhuǎn)換圖：,同步十進制加法計數(shù)器74LS160：,具有異步清零、同步預置數(shù)、保持等功能。,.,減法,驅(qū)動方程：,次態(tài)方程：,.,輸出方程：,狀態(tài)轉(zhuǎn)換圖：,可逆計數(shù)器74LS190,具有加、減計數(shù)、保持、同步預置數(shù)等功能。,與二進制可逆計數(shù)器一樣，十進制可逆計數(shù)器也有雙時鐘的，如：74LS192、CC40192等。,.,二、異步計數(shù)器,1、異步二進制計數(shù)器,111,減通道,2、異步十進制計數(shù)器,驅(qū)動方程：,.,狀態(tài)方程：,時鐘方程：,狀態(tài)轉(zhuǎn)換圖：,請同學們自己畫出它的時序圖。,愜,.,3、二五十進制異步計數(shù)器74LS290,FF0：構(gòu)成一位二進制計數(shù)器，計數(shù)脈沖為CP0；,FF3FF1：構(gòu)成一位五進制計數(shù)器，計數(shù)脈沖為CP1。,將CP1接Q0，在CP0端加計數(shù)脈沖就構(gòu)成了異步十進制計數(shù)器。,S91、S92為異步置9端；,R01、R02為異步置0端。,.,三、任意進制計數(shù)器,1、大模構(gòu)建小模,反饋置“0”法：適用于具有置零功能的計數(shù)器。,例1：,用同步十進制加法計數(shù)器74LS160(異步清零、同步預置數(shù))構(gòu)建六進制計數(shù)器。,0100,1001,存在的問題：,0110狀態(tài)雖很短暫，但對后續(xù)電路仍會產(chǎn)生一定的干擾；,由于各觸發(fā)器復位時間可能不等，如Q1先于Q2復位，則Q1復位后，立即RD=1，造成Q2不能有效復位，導致計數(shù)錯誤。,取反饋信號,.,改進型電路：,Q3,Q0,Q2,Q1,CP,0,0,0,0,0,1,1,1,1,1,0,0,0,0,從容復位,反饋置數(shù)法：適用于具有預置數(shù)功能的計數(shù)器。,例2：,要求同例1,0011,0100,0101,.,上述大模構(gòu)建小模的方法由于沒有1001這個狀態(tài)，進位端C始終無輸出，必須重新尋找進位。,改進：,0100,1001,2、小模構(gòu)建大模,并行進位,串行進位,整體置零,整體置數(shù),并行進位,.,串行進位,整體置零方式,例3：,搭建一個87進制計數(shù)器,.,整體置數(shù)方式,例4：,同例3,你還能用其它辦法構(gòu)建一個87進制計數(shù)器嗎？,思考,.,四、移位寄存器型計數(shù)器,1、環(huán)形計數(shù)器,各輸出端依次產(chǎn)生一個脈沖，可作為脈沖分配器使用。,優(yōu)缺點：,結(jié)構(gòu)簡單，不能自啟動，器件利用率低。,.,具有自啟動功能的環(huán)形計數(shù)器：,2、扭環(huán)形計數(shù)器,同理：修改反饋邏輯可使電路自啟動。,.,5.4時序邏輯電路的設計方法,設計步驟：,根據(jù)邏輯功能的要求確定輸入和輸出，并畫出狀態(tài)轉(zhuǎn)換圖。,狀態(tài)化簡。,檢查電路能否自啟動。,確定觸發(fā)器類型，求出狀態(tài)方程、驅(qū)動方程和輸出方程。,畫邏輯圖。,狀態(tài)編碼。,例1：,設計一個串行數(shù)據(jù)檢測器，要求是連續(xù)輸入3個或3個以上的1時輸出為1，其余輸出為0。,解：,設：輸入為X，輸出為Y。,S1,S0,S2,S3,1,1,0,0,1,0,0,1,0,1,0,0,0,0,1,0,狀態(tài)轉(zhuǎn)換圖：,.,狀態(tài)化簡,S1,S0,S2,S3,1,1,0,0,1,0,0,1,0,1,0,0,0,0,1,0,狀態(tài)編碼,2n3，取2個觸發(fā)器。,S0=00，S1=01，S2=10，則：,X,Q1nQ2n,Y,Q1n+1Q2n+1,00011101,00100111,01001011,000011,000100,000001,艷,.,確定觸發(fā)器類型，求若干方程,Qin+1/Y,Q1nQ0n,X,00011110,01,00/0,00/0,00/0,01/0,10/0,10/1,狀態(tài)方程：,Q1n+1=XQ0n+XQ1n,輸出方程：Y=XQ1n,若選用JK觸發(fā)器，則：,比照JK觸發(fā)器的特性方程得：,據(jù)此可畫出邏輯電路圖，并畫出狀態(tài)轉(zhuǎn)換圖以檢查能否自啟動。,.,第六章脈沖波形的產(chǎn)生和整形,6.1概述,6.2施密特觸發(fā)器,6.3單穩(wěn)態(tài)觸發(fā)器,6.4多諧振蕩器,6.5555定時器及應用,.,6.1概述,實際中常需要連續(xù)不斷的矩形脈沖或單個的矩形脈沖。獲取矩形脈沖的方法不外乎由電路直接產(chǎn)生或經(jīng)整形產(chǎn)生。本章主要介紹滿足這些要求的單元電路。,6.2施密特觸發(fā)器,6.2.1用門電路組成,由CMOS構(gòu)成，,電路條件：R12/3VCC,2/3VCC,1/3VCC,1/3VCC,1/3VCC,1/3VCC,低,低,高,高,導通,導通,截止,截止,不變,不變,555：TTL,7555：CMOS,雙時基：556(7556),單時基,CB555,6.5.1555定時器的電路結(jié)構(gòu)及功能,.,6.5.2555定時器的應用,一、接成施密特觸發(fā)器,二、接成單穩(wěn)態(tài)觸發(fā)器,tw=1.1RC,.,第七章：半導體存儲器,7.1概述,7.2只讀存儲器(ROM),7.3隨機存儲器(RAM),7.4存儲器容量的擴展,7.5用存儲器實現(xiàn)組合邏輯電路,.,7.1概述,半導體存儲器是一種用來存儲二值信息且容量很大、應用很廣的一種半導體器件。,按讀取功能,隨機存儲器(RAM),只讀存儲器(ROM),靜態(tài)：速度快,動態(tài)：結(jié)構(gòu)簡單，集成度高。,掩膜ROM：所存信息由廠家決定，無法更改。,PROM：由用戶一次性寫入，寫入后無法整改。,EPROM：寫入后用戶可更改。,按制造工藝,雙極型,MOS型：功耗低，集成度高。,主要性能指標：讀取速度，容量。,7.2只讀存儲器(ROM),7.2.1掩膜ROM,一、結(jié)構(gòu),.,如：,W3W0：稱為字線；,D3D0：稱為位線。,不難看出：存儲矩陣中字線和位線的每個交叉點處即為一個存儲單元且交叉點處接有三極管時相當于存1，沒接的相當于存0，可見，存儲的信息由二極管所在位置來確定，所以這種存儲器存儲的信息完全由生產(chǎn)廠家決定。,.,另外，存儲矩陣中的二極管當然也可以由其它開關器件來替代。,存儲容量，即存儲單元數(shù)，一般表達為：“字數(shù)乘位數(shù)”的形式，如：(4*4)bit。,7.2.2可編程只讀存儲器PROM,存儲單元：,編程時，若讓熔燒斷，相當于該單元存入信息0，否則相當于存入信息1。,出廠時，每個單元都存入信息1，編程時首先確定要寫入0的單元，并確定其對應的地址，然后使相應的字線為高電平，在VCC上加編程級電壓，并在編程單元的位線上加編程脈沖，使編程單元的熔絲燒斷。,7.2.3可擦可編程只讀存儲器EPROM,一、EPROM,存儲單元：,當VT1導通時，位線為高電平，相當于存入1，截止時，相當于存入0。,擦除：用紫外線照射柵極約30分鐘左右即可。,.,二、E2PROM,存儲單元：,VT1：浮柵隧道氧化層MOS管(NMOS)。,寫入：加圖示電壓，于是VT1浮置柵上(Gf)原來捕獲的電子得以經(jīng)隧道由VT1漏極釋放，成為低開啟電壓管(小于3V，導通)，Bi線變?yōu)榈碗娖剑喈斢趯懭?。,0V,擦除：加圖示電壓，VT2管導通，VT1漏極電位為0V，于是電子經(jīng)VT1漏極穿過隧道被VT1浮柵捕獲，VT1管變成高開啟電壓管(約為7V，截止)，Bi線變?yōu)楦唠娖?，相當于存?。,讀出：加圖示電壓，由于VT2始終導通，所以VT1截止時，Bi=1，VT1導通時，Bi=0。,5V,3V,7.3隨機存儲器(RAM),7.3.1靜態(tài)隨機存儲器SRAM,.,一、SRAM的電路結(jié)構(gòu),行譯碼器輸出Wi線，以選中一行存儲單元，列譯碼器輸出Bi線，從已選中的一行存儲單元中再選中1位或幾位。,0，執(zhí)行寫操作；,1，執(zhí)行讀操作。,0，允許讀寫操作；,1，數(shù)據(jù)線為高阻態(tài)。,冬,.,二、SRAM的存儲單元,寫操作采用二路傳輸?shù)哪康氖潜ＷC能將數(shù)據(jù)可靠地寫入存儲單元。,Intel2114:,容量：1024bit，18腳封裝，+5V電源,6位行地址可選中64行，64列分為16組，每組4個單元(字長為4位)，由4位列地址分別選中。,.,7.3.2動態(tài)隨機存儲器SRAM-自學,7.4存儲器容量的擴展,7.4.1位擴展,用2片2114(1024*4bit)擴展為1024*8bit的存儲器。,我是環(huán)保型,.,7.4.1字擴展,用4片256*8bit的RAM擴展成1024*8bit的RAM,地址分配：A9A0,4#,3#,2#,1#,1#：000H0FFH(0255字節(jié)),2#：100H1FFH(256511字節(jié)),3#：200H2FFH(256767字節(jié)),4#：300H3FFH(7681023字節(jié)),.,7.5用存儲器實現(xiàn)組合邏輯電路,用PROM實現(xiàn)以下一組多輸出邏輯函數(shù)：,如果用PROM的地址信號作為邏輯變量，則地址譯碼器的輸出(即字線)顯然對應著所有最小項，又因為位線輸出是若干字線之和，所以通過編程，位線可作為邏輯量函數(shù)。,因為邏輯函數(shù)為4變量的，所以存儲器至少需要16根字線(即4根地址線)，又因為同時要求實現(xiàn)4個邏輯函數(shù)，故而存儲器至少要有4根位線，換句話說存儲器的容量至少應為：,16*4bit,.,可見，只需要將以上信息寫入存儲矩陣中即可。,由于與邏輯陣列不可編程，所以器件的利用率比較低。,.,第八章可編程邏輯器件,8.1概述,8.2現(xiàn)場可編程邏輯陣列FPLA,8.3或編程陣列邏輯PAL,企業(yè)的生命力在于創(chuàng)新人的生命力在于學習,.,8.1概述,可編程邏輯器件PLD是一種通用的數(shù)字集成電路，它的功能可由用戶通過編程來設定，通用性強，使用方便。,PLD,現(xiàn)場可編程邏輯陣列FPLA,可編程陣列邏輯PAL,通用陣列邏輯GAL,可擦除的可編程邏輯器件EPLD,現(xiàn)場可編程門陣列FPGA,PLD的電路結(jié)構(gòu)與PROM差不多，只是PLD的與、或邏輯陣列均可編程，所以使用更靈活，利用率更高。,PLD中常見的一些畫法：,C,B,A,P,C,B,A,P,C,B,A,D,P,P,C,B,A,D,.,8.2現(xiàn)場可編程邏輯陣列FPLA,FPLA的規(guī)格：輸入變量數(shù)*與陣列輸出端數(shù)*或陣列端數(shù)，如：3*4*3。,.,FPLA中輸出極性的控制方式：,M處熔絲燒斷時，M=1；未燒斷時，M=0。故通過對M編程可控制輸出極性。,當然，時序邏輯型FPLA還可實現(xiàn)時序邏輯電路，如：P407Fig8.2.3。,8.3或編程陣列邏輯PAL,請愛護我!,.,8.3.1PAL的基本電路結(jié)構(gòu),.,8.3.2PAL的幾種輸出電路結(jié)構(gòu)及反饋方式,一、專用輸出結(jié)構(gòu),專用輸出結(jié)構(gòu)一般是與或門、與或非門或者是互補輸出形式，如：,這種專用輸出結(jié)構(gòu)的PAL器件只能產(chǎn)生組合邏輯電路。,二、可編程輸入/輸出結(jié)構(gòu)(I/O),.,三、寄存器輸出結(jié)構(gòu),四、異或輸出結(jié)構(gòu),.,第九章數(shù)/模及模/數(shù)轉(zhuǎn)換器,9.1概述,9.2數(shù)-模轉(zhuǎn)換器D/A,9.3模-數(shù)轉(zhuǎn)換器A/D,.,9.1概述,DAC：數(shù)字量轉(zhuǎn)換成模擬量。,ADC：模擬量轉(zhuǎn)換成數(shù)字量。,主要性能參數(shù)：轉(zhuǎn)換精度和轉(zhuǎn)換速度。,9.2數(shù)-模轉(zhuǎn)換器D/A,9.2.1權(quán)電阻網(wǎng)絡DAC,di=,0，Si投向右側(cè)；,1，Si投向左側(cè)。,vO=-(R/2)If=-R/2(I3+I2+I1+I0)=-R/2(VRef/23R)d3+(VRef/22R)d2+(VRef/21R)d1+(VRef/20R)d0=-VRef/24(23d3+22d2+21d1+20d0),.,當d3d2d1d0=0000時，vO=0；,當d3d2d1d0=1111時，vO=-(24-1)/24VRef。,優(yōu)缺點：,結(jié)構(gòu)簡單，所用元件數(shù)少。缺點是位數(shù)越多，電阻值差異越大，很難保證精度。,9.2.2倒T形電阻網(wǎng)絡DAC,v0=-IfR=-VRef/24(23d3+22d2+21d1+20d0),集成DAC(AD7520)：,輸入為10位二進制數(shù)，其運放需外接。,.,9.2.3權(quán)電流型DAC,vO=IfRF=IRF(1/24)d0+(1/23)d1+(1/22)d2+(1/2)d3=VRefRF/(24RR)(23d3+22d2+21d1+20d0),.,集成DAC0808：,當VRef=10V，RR=RF=5k時：,若：d7d0=00000000，,則：VOmin=0V；,若：d7d0=11111111，,則：VOmax9.