數(shù)字電路與邏輯設(shè)計(jì)模擬題72972

1、數(shù)字電路與邏輯設(shè)計(jì)模擬題一、 選擇題1、（36.7）10 的8421BCD碼為。（）A、（0110110.101）8421BCD B、（0011110.1110）8421BCDC、（00110110.0111）8421BCD D、（110110.111）8421BCD 2、與（6B.2）16相對(duì)應(yīng)的二進(jìn)制數(shù)為（）A、（1101011.001）2 B、（01101010.01）2C（11101011.01）2 D、（01100111.01）23、在BCD碼中，屬于有權(quán)碼的編碼是（）A、余3碼 B、循環(huán)碼 C、格雷碼 D、8421碼4、如圖1-1所示門(mén)電路，按正邏輯體制，電路實(shí)現(xiàn)的邏輯式F=（）

2、5、如果1-2所示的波形圖，其表示的邏輯關(guān)系是（） D、F= 6、下列器件中，屬于組合電路的有（）A、計(jì)數(shù)器和全加器 B、寄存器和比較器 C、全加器和比較器D、計(jì)數(shù)器和寄存器7、異或門(mén)F=AB兩輸入端A、B中，A=0，則輸出端F為（）A、AB B、B C、 D、08、已知4個(gè)組合電路的輸出F1F4的函數(shù)式非別為：F1=AB+C，F(xiàn)2=AB+CD+BC，F(xiàn)3=+B，F(xiàn)4=（A+）（+），則不會(huì)產(chǎn)生競(jìng)爭(zhēng)冒險(xiǎn)的電路是( )A、電路1 B、電路2 C、電路3 D、電路49、邊沿觸發(fā)JK觸發(fā)器的特征方程是（）A、 =+k B、=+C、=J+ D、=J+K10、用n個(gè)出發(fā)器件構(gòu)成計(jì)數(shù)器，可得到的最大計(jì)數(shù)長(zhǎng)

3、度為（ ）A、n B、2n C、n2 D、211、（011001010010.00010110）8421BCD所對(duì)應(yīng)的十進(jìn)制數(shù)為（）A、（652.16）10 B、（1618.13）10C、（652.13）10 D、（1618.06）1012、八進(jìn)制數(shù)（321）8對(duì)應(yīng)的二進(jìn)制數(shù)為（）A、（011010001）2 B、（110011）2C、（10110111）2 D、（1101011）213、與（19）10相對(duì)應(yīng)的余3BCD碼是（）A、（00101100）余3BCD B、（01001100）余3BCD C、（00110101）余3BCD D、（01011010）余3BCD14、如圖1-3所示門(mén)電路

4、，按正邏輯體制，電路實(shí)現(xiàn)的邏輯關(guān)系F=（）A、 B、 C、A+B+C D、圖1-315、如圖1-4所示的波形圖表示的邏輯關(guān)系是（）A、F= B、F=A+B C、F= D、F=16、已知邏輯函數(shù)的卡諾圖如圖1-5所示能實(shí)現(xiàn)這一函數(shù)功能的電路是（）17、組合邏輯電路的特點(diǎn)是（）A、含有存儲(chǔ)元件 B、輸出、輸入間有反饋通路 C、電路輸出與以前狀態(tài)有關(guān) D、全部由門(mén)電路構(gòu)成18、函數(shù)F=，當(dāng)變量取值為（），不會(huì)出現(xiàn)冒險(xiǎn)現(xiàn)象。A、B=C=1 B、B=C=0 C、A=1，C=0 D、A=B=019、由與非門(mén)組成的基本RS觸發(fā)器的特性方程是（）A、B、C、D、20、4個(gè)觸發(fā)器構(gòu)成8421BCD碼計(jì)數(shù)器，共有

5、（）個(gè)無(wú)效狀態(tài)。A、6 B、8 C、10 D、不定二、填空題1、（67）10所對(duì)應(yīng)的二進(jìn)制數(shù)為 和十六進(jìn)制數(shù)為 。2、邏輯函數(shù)F=AB+的對(duì)偶函數(shù)F= 3、在數(shù)字邏輯電路中，三極管主要工作在 兩種穩(wěn)定狀態(tài)。4、如圖2-1所示電路能實(shí)現(xiàn)的邏輯關(guān)系是F= 。5、CMOS傳輸門(mén)組成的電路如圖2-2所示，當(dāng)C=0時(shí)，U0= ，當(dāng)C=1時(shí)，U0= 。6、四選一數(shù)據(jù)選擇器，AB為地址信號(hào)，I0=I3=1，I1=C，I2=，當(dāng)AB=00時(shí)，輸出F= ；當(dāng)AB=10時(shí)，輸出F= 。7、3線8線譯碼器如圖2-3所示，他所實(shí)現(xiàn)函數(shù)F= 。8、時(shí)序邏輯電路一般由 和 兩分組成。9、半導(dǎo)體存儲(chǔ)器，根據(jù)用戶(hù)對(duì)存儲(chǔ)器進(jìn)行

6、操作分為 和 兩大類(lèi)。10、十進(jìn)制數(shù)（56）10轉(zhuǎn)換為二進(jìn)制數(shù)為 和十六進(jìn)制數(shù)為 11、邏輯函數(shù)F=A（B+C）1的反函數(shù)= 12、由于二極管具有 特性，因此可作為開(kāi)關(guān)元件使用。13、由oc門(mén)構(gòu)成的電路如圖2-4所示，F(xiàn)的表達(dá)式為 14、如圖2-5所示電路中，F(xiàn)的表達(dá)式為 15、八選一數(shù)據(jù)選擇器電路如圖2-6所示，他所實(shí)現(xiàn)函數(shù)F= 16、3線-8線譯碼器電路如圖2-7所示，它所實(shí)現(xiàn)函數(shù)F1= ；F2= 。17、JK觸發(fā)器，要使，則輸入J=K= ；或J= ，K= 18、 型時(shí)序電路的輸出不僅與電路內(nèi)部的狀態(tài)有關(guān)，且與外輸入有關(guān)。 型時(shí)序電路的輸出僅與電路內(nèi)部的狀態(tài)有關(guān)。19、RAM由若干基本存儲(chǔ)

7、電路組成，每個(gè)基本存儲(chǔ)電路可存放 。三、分析化簡(jiǎn)題1、化簡(jiǎn)函數(shù)（1）Y1=（C+）（AD+BC）（代數(shù)法化簡(jiǎn)）（2）Y2=AB+BCD+C（卡諾圖化簡(jiǎn)）（3）Y3（A、B、C、D）=+（為函數(shù)Y的最小項(xiàng)和，為任意項(xiàng)和）（卡諾圖化簡(jiǎn)）2、電路如圖3-1所示，分析電路邏輯功能。3、分析圖3-2所示電路的邏輯功能，寫(xiě)出電路的驅(qū)動(dòng)方程，狀態(tài)方程和輸出方程，畫(huà)出電路的狀態(tài)轉(zhuǎn)換圖和時(shí)序圖。4、圖3-3所示電路由555定時(shí)器構(gòu)成，它是什么電路？已知定時(shí)電阻R=11K，要求輸出脈沖寬度tw=1秒，試計(jì)算定時(shí)電容C的數(shù)值？ 5、圖3-4電路中74LS290已接成異步十進(jìn)制計(jì)數(shù)器，0為最低位，3為最高位，設(shè)計(jì)數(shù)器

8、輸出高電平為 3.5v，低電平為0v。當(dāng)3210=0101時(shí)，求輸出電壓U0的值？ 6、化簡(jiǎn)函數(shù)（1）Y1= （代數(shù)法化簡(jiǎn)）（2）Y2= （卡諾圖化簡(jiǎn)）（3）Y3（A、B、C、D）=（為函數(shù)Y3的最小項(xiàng)和，為任意項(xiàng)和）（卡諾圖化簡(jiǎn)）7、電路如圖3-5所示，分析電路邏輯功能。（本題8分）8、分析圖3-6所示電路的邏輯功能，寫(xiě)出電路的驅(qū)動(dòng)方程，狀態(tài)方程和輸出方程，畫(huà)出電路的狀態(tài)轉(zhuǎn)換圖，并說(shuō)明該電路能否自啟動(dòng)。9、由555定時(shí)器構(gòu)成的多諧振動(dòng)器如圖3-7所示，已知R1=1K，R2=8.2K，C=0.1F。試求脈沖寬度T1，振蕩頻率f和占空比q。10、圖3-8所示電路是倒T形電阻網(wǎng)絡(luò)D/A轉(zhuǎn)換器，已知

9、R=10K，UREF=10V。試求：（1）U0輸出范圍；（2）當(dāng)D3D2D1D0=0110時(shí)，U0=？ 四、設(shè)計(jì)題1、用如下器件實(shí)現(xiàn)函數(shù)Y=ABC，畫(huà)出邏輯圖（或陣列結(jié)構(gòu)圖）。（1）與非門(mén)；（2）3線8線譯碼器（74LS138）和與非門(mén)；（3）八選一數(shù)據(jù)選擇器（74LS151）；（4）ROM的陣列結(jié)構(gòu)圖。2、試用置零法將4位同步二進(jìn)制計(jì)數(shù)器74LS161接成十三進(jìn)制計(jì)數(shù)器，并畫(huà)出狀態(tài)轉(zhuǎn)換圖，可以附加必要的門(mén)電路。3、用如下器件實(shí)現(xiàn)函數(shù)Y=（AB）C+畫(huà)出邏輯圖（或陣列結(jié)構(gòu)圖）。（1）與非門(mén)；（2）3線-8線譯碼器（74LS138）和與非門(mén)；（3）八選一數(shù)據(jù)選擇器（74LS151）；（4）ROM

10、的陣列結(jié)構(gòu)圖。4試用置零法將4位同步二進(jìn)制計(jì)數(shù)器74LS161接成八進(jìn)制計(jì)數(shù)器，并畫(huà)出狀態(tài)轉(zhuǎn)換圖，可以附加必要的門(mén)電路。數(shù)字電路與邏輯設(shè)計(jì)模擬參考答案一、1、C 2、A 3、D 4、B 5、C 6、C 7、B 8、B 9、C 10、D11、A 12、A 13、B 14、C 15、D16、D 17、D 18、B 19、C 20、A二、1、（1000011）2 ，（43）16 2、（A+B）（） 3、飽和及截止 4、 5、Ui1，Ui2 6、1， 7、m1+m3+m4+m5+m68、1 9、組合邏輯電路，存儲(chǔ)電路 10、只讀存儲(chǔ)器，隨機(jī)讀寫(xiě)存儲(chǔ)器11、（111000）2，（38）16 12、 13

11、、單向?qū)щ?4、F=AB 15、F= 16、 或 17、m1+m2+m3+m7，m3+m5+m6+m7 18、1， 19、米利，摩爾 20、一位二值代碼三、1、（1）Y1=ACD+ABC （2）Y2 =AB+CD AB CD00011110001110111111111011 （3）Y3=B+C+DAB CD0001111000110111111102、（1）寫(xiě)出邏輯函數(shù)式F=ABC+ =ABC+ （2）列真值表 A B CF0 0 01 0 0 100 1 000 1 101 0 0 01 0 101 1 0 01 1 11（3）由真值表可知當(dāng)ABC=000或111時(shí) F=1，否則F=0所以

12、該電路為“一致電路” 3、（1）驅(qū)動(dòng)方程 （2）狀態(tài)方程 （3）輸出方程 Z=（4）狀態(tài)轉(zhuǎn)換圖 Z10 11101100 011110 10 （5）時(shí)序圖 此電路是一個(gè)同步三進(jìn)制加法計(jì)數(shù)器電路可自啟動(dòng)。 4、構(gòu)成單穩(wěn)態(tài)觸發(fā)器 tw=1.1RC C=0.08310-3F=83 5、I=（+） U0=RFI=2（+） 當(dāng)3210=0101時(shí)U0=（+）2=（3.5+0.875）=4.375V 6、（1）Y1=A+=A+ （2）Y2=AB CD00011110001101111111110111 （3）Y3=D AB CD0001111000110111111017、（1）寫(xiě)出輸出函數(shù)表達(dá)式= （2

13、）列真值表 A BF1F20 0000 1101 0101 101（3）由真值表可知，F(xiàn)1和AB是異或關(guān)系，相當(dāng)于兩個(gè)一位二進(jìn)制數(shù)相加所得的本位和數(shù)；F2是A和B的邏輯與，相當(dāng)于兩數(shù)相加的進(jìn)位數(shù)，所以該電路是由兩個(gè)一位二進(jìn)制數(shù)相加的加法電路，又稱(chēng)為半加器。 8、（1）驅(qū)動(dòng)方程 （2）狀態(tài)方程 （3）輸出方程 Z=（4）狀態(tài)轉(zhuǎn)換圖 該電路為一同步五進(jìn)制計(jì)數(shù)器，電路可自啟動(dòng) 9、T1=0.7（）C=0.7（1+8.2）1030.110-6=0.644ms T=0.7（）C=0.7（1+28.2）1030.110-6=1.218msf=q=% 10、（1）U0= 當(dāng)D3D2D1D0=1111 時(shí) U0=9.375V 所以輸出電壓范圍為09.375V （2）U0=3.75v 四、1、 Y=ABC=（A+B）C=（A+B）+C = A+B+ ABC+C= （1）與非門(mén) Y=（2）3線-8線譯碼器和與非門(mén) = （3）八選一數(shù)據(jù)選擇器 I1=I2=I4=I7=1 I0=I3=I5=I6=0 （4）ROM的陣列結(jié)構(gòu)圖 2、