AD9851中文數(shù)據(jù)手冊

1、AD9851 中文數(shù)據(jù)手冊ByHi_CrackerwhuCMOS180 MHzDDS / DAC合成器-AD9851FEATURES180 MHz 的時鐘速率可選6* 參考時鐘片上高性能10 位 DAC和高速滯回比較器無雜散動態(tài)范圍（SFDR） 43 分貝 70 MHzAout。32bit頻率控制字便捷的編輯控制接口：并行或串行異步加載格式5 位相位調(diào)制和偏置功能比較器抖動 3V 的條件下，它可以工作在擴展級工業(yè)溫度下，范圍為 -40C 至+85 C。3.0 V 以下，工作于商業(yè)級溫度下，范圍為 0C至 85C。PIN FUNCTION DESCRIPTIONSD0D7： 8 位數(shù)據(jù)輸入口。加

2、載32 位頻率控制字和8 位相位控制字的數(shù)據(jù)端口。 D7= MSB，D0= LSB的。 25 腳（ D7），也可作為40 位串行數(shù)據(jù)字的輸入引腳。PGND： 6 * REFCLK倍乘器接地端。PVCC： 6 * REFCLK倍乘器供電端。W_CLK：控制字加載時鐘。上升沿異步并行或串行加載40 位頻率 / 相位控制字到輸入寄存器。FQ_UD：頻率更新。上升沿異步將40 位輸入寄存器的內(nèi)容打入DDS核心的，開始按新的參數(shù)工作。 FQ_UD只有當(dāng)輸入寄存器的內(nèi)容是已知的，且僅包含有效的，允許的數(shù)據(jù)時才能發(fā)送更新信號。REFCLOCK：參考時鐘輸入端。 CMOS / TTL電平脈沖序列， 直通模式或

3、經(jīng)過6 *REFCLK倍乘器模式。在直通模式下， REFCLOCK的輸入端時鐘就是系統(tǒng)時鐘。如果 6 * REFCLK倍乘器開始工作，那么倍乘器的輸出將被作為系統(tǒng)時鐘。在系統(tǒng)時鐘的上升沿執(zhí)行初始化操作。AGND：模擬地。（DAC 和比較器）。AVDD：正電源電壓的模擬電路（ DAC 和比較器，引腳 18）和帶隙電壓基準，引腳 11。Rset： DAC 的外部 RSET連接，為 10 mA 輸出連接一個 3.92 千歐電阻接地， 。這臺 DAC 滿量程輸出電流 IOUT 和 IOUTB。 RSET =39.93/IOUT。這個設(shè)置決定了在 IOUT 端和 IOUTB 端的輸出。AOUTN:電壓負

4、輸出端。比較器的CMOS互補邏輯輸出端。VOUTP：電壓正輸出端。比較器的正CMOS邏輯電平輸出端。VINN：負電壓輸入端 。 比較器的反向輸入端。VINP：正電壓輸入端。比較器的正向輸入端。DACBP： DAC 旁路連接點。這是 DAC 參考電壓的旁路連接點，為了得到最佳的 SFDR性能，通常不連接。IOUTB： DAC的互補輸出端，出了 IOUTB=（full-scale-output IOUT）以外，二者的其他特性是相同的。IOUT：DAC 的真實輸出端。 DAC輸出的形式是電流， 所以需要一個以 GND 為參考點的電阻或是電容來進行電流轉(zhuǎn)電壓的操作。IOUT+IOUTB=full-sc

5、ale-output 。RESET：重置控制引腳。高有效；將DDS 的累加器和相位便宜寄存器清零，實現(xiàn)一個 0HZ，0相位的輸出信號。 這個重置信號將編程時的數(shù)據(jù)傳輸設(shè)定為并行模式，并且解除了對倍乘器的使用。但是這個重置信號并沒有清除40bit 位的輸入寄存器。 上電后， 在進行任何操作 （例如編程期間參數(shù)） 之前，必須首先斷言 RESET，產(chǎn)生一個重置信號。DVDD：數(shù)字電路的供電電壓的正輸入端。DGND：數(shù)字地。數(shù)字電路的接地點。（美信官網(wǎng)上的數(shù)據(jù)手冊上方框圖解釋的翻譯）Figure2 ：IOUT 和 IOUTB 同時有一個100 歐姆的負載。兩個100 千歐姆的電阻不斷的最輸出進行取樣，

6、并且將兩個電壓取平均。這個轉(zhuǎn)化結(jié)果經(jīng)過470PF 的電容濾波后，傳送到比較器的輸入端作為其直流門限電壓。DAC 輸出的正弦波經(jīng)過濾波以后作為比較器的另一個輸入。比較器將會以大約正弦波周期的50%為一個周期，在每次正弦波穿過器中心臨界點時進行一次觸發(fā)。Figure6 ：高性能，所有由ADSP-2181 DSP和 AD9851 DDS產(chǎn)生的數(shù)字RF 頻率調(diào)制信號在講解模擬器件應(yīng)用注意事項的文件 AN-543 里面都行進行了很好的說明。 我們用 DDS 的輸出圖像在圖像 8 中給予了說明。Figure7 ：在一個相同的RESET命令同時傳送給兩給AD9851 之后，相互獨立的W_CLKs信號允許兩片

7、AD9851 的 40bit 位的輸入寄存器可以通過8bit 數(shù)據(jù)總線或是串行輸入口進行獨立的編程。在兩個AD9851進行完編程之后，一個共同的FQ_UD 脈沖使各自的設(shè)置參數(shù)生效。Figure9 ：在圖 9 中顯示的 DAC差分連接削減了共模信號， 并且能夠在不需要濾波器輸入電阻的的情況下驅(qū)動一個高電抗濾波器（ Figure8 顯示了一個單端連接的例子）當(dāng)和一個單端的例子相對比的時候，在濾波器的輸出端， Figure9 的連接具有 6dB 的強大優(yōu)勢。這是由于濾波器并不需要雙終端的緣故。中Figure10 ：AD9851 的 Rset 輸入端受到一個額外的DAC來驅(qū)動，通過數(shù)字控制這個DAC

8、的輸出電流的振幅幅度來實現(xiàn)對AD9851的振幅調(diào)制或固定。 這個應(yīng)用的完整描述，時作為一個技術(shù)文檔，列在”相關(guān)信息 ”下的數(shù)據(jù)手冊里面的。ADI 公司的針對AD9850 的技術(shù)文檔 AN-423，描述了另外一種用增強型的MOSFET來實現(xiàn)的振幅控制，這個方法也是適用于AD9851的。注意：如果在 AD9851中使用了倍乘器， 那么圖 10 中顯示的 125MHZ的源時鐘頻率可以減少。THEORY OF OPERATION AND APPLICATIONAD9851 采用直接數(shù)字合成技術(shù)，以一個數(shù)控振蕩器的形式來產(chǎn)生頻率相位靈活可變的正弦波。這個數(shù)字化的正弦波通過內(nèi)置的10bit高速 DA轉(zhuǎn)化器

9、，轉(zhuǎn)化成了模擬形式的正弦波。一個高速的片上比較器可以用來將正弦波轉(zhuǎn)化成一個與TTL CMOS相兼容的方波。DDS技術(shù)通過一個高度集成電路架構(gòu)，在完全的數(shù)字化條件下，實現(xiàn)了對輸出控制字的快速而精確的控制。DDS在輸出頻率的選擇上，實現(xiàn)了非常高的精確度。AD9851在 180MSPS的時鐘速率下，允許輸出頻率的精確度達到0.04HZ，時鐘頻率可以直接由時鐘參考源引腳處得頻率提供或是使用倍乘器來提供。AD9851的輸出波形在從一個頻率點變化到另一個頻率點時，兩個波形之間的相位時連續(xù)的。圖 11 中顯示了 AD9851作為一個時鐘發(fā)生器時的基本的操作流程圖和配置過程所需的信號流。 DDS 電路是基于一

10、個數(shù)字的頻率分割的功能，他的增量分辨率主要由系統(tǒng)時鐘和 N（在調(diào)整字里面的 bit 的數(shù)量）。相位累加器是一個可變模數(shù)計數(shù)器，每來一個時鐘脈沖，它就會將它里面的存的數(shù)字進行增加。當(dāng)達到最大量時，它返回 0 點，從頭開始繼續(xù)計數(shù)，使得相位累加器輸出的相位是連續(xù)的。頻率控制字設(shè)定了這個計數(shù)器的每次增量的系數(shù)，這個決定了在下個時鐘脈沖到來的時候，相位累加器增加的增量的大小。每次的增量越大，則相位累加器滾動的越快，這樣就產(chǎn)生了一個更大的輸出頻率。AD9851此用先進而且特有的角度旋轉(zhuǎn)算法， 通過算術(shù)運算將 14bit 數(shù)據(jù)（這 14bit 數(shù)據(jù)是通過修剪 32bit 的相位累加器的數(shù)值而得到的）轉(zhuǎn)化為

11、10bit量化的幅度值傳遞給DAC。這個獨特的算法使用了更加節(jié)省的ROM查找表和 DSP來實現(xiàn)這個功能。這些特點促成了AD9851的低功耗和小型化。輸出頻率， 系統(tǒng)時鐘， 控制字之間的關(guān)系是由下列表達式來決定的： （見美信官方數(shù)據(jù)手冊 page12） - 這個表達式中 Phase=32 頻率控制字的十進制數(shù)值表達式。 System Clock= 直接輸入的參考時鐘，或者，當(dāng)用到倍頻器時，它等于從倍頻器中輸出的時鐘頻率。 Fout= 以 MHZ為單位表示的輸出時鐘信號的頻率。從 DDS核心輸出的數(shù)字化得正弦波將驅(qū)動內(nèi)部的高速 10bitDA 轉(zhuǎn)化器完成數(shù)字化到模擬化的轉(zhuǎn)變。 為了得到最好的動態(tài)性

12、能和最低的誤差， 這個 DAC 已經(jīng)經(jīng)過了最優(yōu)化處理，從而使 AD9851具有低的失誤和低抖動。 DAC可以配置成差分形式和單端形式。 DAC的輸出電流和 Rset 值是由下列表達式來決定的：（見美信官方數(shù)據(jù)手冊 page12）由于 AD9851的輸出時一個采樣信號，并且遵循Nyquist抽樣定理。 特別需要指出，它的輸出信號的頻譜中包含了，基波和混雜信號（鏡像）這個發(fā)生在系統(tǒng)時鐘的整數(shù)倍選擇的輸出頻率。一個包含了混雜鏡像的輸出信號的頻譜圖顯示在圖12 中。一般可用的帶寬可以從直流信號1/2 的系統(tǒng)時鐘。在圖 12 中顯示的例子中， 系統(tǒng)時鐘時100Mhz，輸出頻率設(shè)置成了20MHz。正如看到

13、的那樣，由 sin （ x）/x 決定的 DA轉(zhuǎn)化器的量化水平顯示，輸出的混雜鏡像顯得非常顯著，并且呈現(xiàn)在一個相對較高的能量水平。實際上，依據(jù) f/system clock 之間的關(guān)系，第一個混雜鏡是與基波幅度值相等的（當(dāng) fout=1/2 系統(tǒng)時鐘時）。同場在 DA的輸出和比較器的輸入之間放置一個低通濾波器來壓制抖動對混雜鏡像產(chǎn)生的影響以及其他的寄生信號。必須考慮到輸出頻率，系統(tǒng)時鐘頻率，諧波頻率之間的關(guān)系，以免產(chǎn)生偏離實際需求的信號。DAC 鏡像信號不一定是無用的副產(chǎn)品。事實上，通過帶通濾波對鏡像信號進行濾波和一定數(shù)量的后級濾波放大之后，這個鏡像信號，可以被處理成初級輸出信號以輸出（圖8）

14、。由于鏡像信號時非調(diào)諧的，它們和基波頻率之在頻率差改變的方面存在 1:1 的關(guān)系。這也就是說，假如基波頻率被改變了1KHz，那么鏡像信號將也會改變 1KHz。這種關(guān)系說明了鏡像信號的穩(wěn)定性，它和基波的穩(wěn)定性是相同的。一對圍繞著整數(shù)倍系統(tǒng)時鐘頻率的鏡像信號中的較低頻率的信號將會朝著與基波頻率相反的方向移動。而一對鏡像信號中較高的那個鏡像信號與基波移動方向是相同的。在頻率區(qū)段之內(nèi)存在非常多的寄生信號，因此，就SFDR而言，會存在更多的干擾因素。如果對SFDR要求非常嚴格的話，那么基于這項技術(shù)的使用者需要憑借經(jīng)驗來判斷哪些頻率是有用的，哪些是無效的。當(dāng)需要將 AD9851作為時鐘發(fā)生器的時候，需要注

15、意， 一個好的使用法則是這樣的， 將輸出頻率的基波頻率限制在參考時鐘的 40%,這樣可以避免混疊信號出現(xiàn)在靠近我們感興趣的輸出頻率的頻段，方便了我們的后級濾波。這種方案可以降低系統(tǒng)的復(fù)雜性，降低對外圍濾波器的需求。不使用內(nèi)部倍頻器時，輸入 AD9851 的最小參考時鐘頻率是 1MHz，使用內(nèi)部倍頻器的話，輸入 AD9851 的參考時鐘頻率最小是 5Mhz。器件擁有內(nèi)部監(jiān)視電路來監(jiān)視 AD9851 的時鐘速率，一旦時鐘速率降低到最小頻率之下，AD9851自動將自己轉(zhuǎn)化到低功耗模式。 在這個模式中， 片上比較器也將關(guān)閉。當(dāng)然，這是對于那些想要使用片上比較器用作其他目的的使用者來說是一個重要的信息。

16、 當(dāng)時鐘頻率恢復(fù)到大于最小所需時鐘頻率后， 器件會在大約 5us 之后恢復(fù)正常的操作。這種掉電模式防止了在器件動態(tài)寄存器電流的泄漏。實際上，參考時鐘的相位噪聲在DDS系統(tǒng)中已經(jīng)減少了，這是由于DDS的輸出時輸入頻率的分頻的結(jié)果。用dB（這里，dB 的表達式時20log（ fout/fclk), 其中 fout 時 DDS輸出的基波頻率， fclk 時系統(tǒng)時鐘頻率）來表示相位噪聲的減少量。從這點出發(fā)，使用最高的系統(tǒng)時鐘在減少系統(tǒng)時鐘相位噪聲對輸出信號整體相位噪聲的影響方面有更好的效果。舉一個例子，一個擁有 -100dBc 相位噪聲的振蕩器， 當(dāng)操作在 180MHz時，他對 10MHz的 DDS輸

17、出信號的整體相位噪聲的貢獻僅有-125dB 。使用倍頻器通常會增加輸出的整體相位噪聲。這個增加是由于固有的 6*（ 15.5dB ）倍頻器的相位增益?zhèn)鬏敽瘮?shù)，和內(nèi)部倍頻電路產(chǎn)生的噪聲。 通過給 AD9851輸入一個具有低相位噪聲的參考時鐘，使用者可以在高達 50Mhz，偏移 1Khz 到 100Khz 的范圍內(nèi)，得到相位噪聲性能達到 -100dBc/Hz 的輸出頻率。Programming the AD9851AD9851包含一個40bit位的寄存器，這個寄存器存儲了32bit的頻率控制字， 5bit 的相位調(diào)制字，倍乘器的使能控制位，以及低功耗功能控制位。寄存器的裝載可以通過串行或是并行模式

18、來完成。一個邏輯高，可以使能某一個功能；例如，為了將 IC 置為低功耗模式，那個控制該功能的特定的 bit 位必須置為邏輯高。 熟悉 AD9850的使用者會發(fā)現(xiàn)， 在 AD9851和 AD9850的編程方面，僅有一點改變，那就是， data0 （并行寫入時，時 W0位，串行寫入時時 W32）在 AD9851中包含了一個倍乘器使能控制位（置高有效，置低無效）。注意：在并行模式下通過編程字W1或在串行模式下通過編程字W33來將data1位為高時不允許的（看表1 和表 3）。這個 bit位是工廠測試模式的控制位， 如果將之置高， 那么 AD9851的操作將會產(chǎn)生異常。如果進入了混亂狀態(tài)（例如Pin2

19、從輸入引腳改變到信號輸出引腳），可以通過斷言RESET引腳，執(zhí)行退出操作。意外的進入工廠測試模式會發(fā)生在這種情形下，在上電初始化或AD9851 RESET之后，直接傳送了一個FQ_UD脈沖。由于RESET并不會將輸入寄存器清空，這個FQ_UD脈沖會將輸入寄存器內(nèi)上電后得到的隨機值打入DDS核心。這個隨機值也許就會啟動工廠測試模式或者掉電模式。在輸入寄存器內(nèi)的值未知的時候，一定不要發(fā)出FQ_UD脈沖。在默認的并行裝載模式下， 40bit 的輸入寄存器通過使用8bit寬度的總線來裝載。 W_CLK用來以迭代的形式，以每次裝載8bit 位的形式裝載 5 次，來填充寄存器。在 FQ_UD的上升沿，寄存

20、器里面的內(nèi)容被送到DDS核心，與此同時，將寄存器里面的寫入地址指針指向W0。W_CLK上升沿產(chǎn)生的結(jié)果是以 W0開始，裝載 8bit 數(shù)據(jù)，然后將指針指向下一個到待寫入地址處。在從W0到 W4都被裝載過后，再有 W_CLK的有效上跳沿將會被忽略，除非RESET被斷言或是 FQ_UD上升沿重置了地址指針到W0處準備下一次8bit數(shù)據(jù)的裝載。（圖 13 所示）。在串行模式下，每來一個W_CLK上升沿，一 bit數(shù)據(jù)就以串行移位的形式被打入40bit移位寄存器中。在移位寄存器裝滿以后，再來額外的W_CLK上升沿時將會導(dǎo)致寄存器中右面的數(shù)據(jù)移出數(shù)據(jù)序列，然后拋棄。從默認的并行模式進入串行模式（圖17）

21、。數(shù)據(jù)從W0開始裝載，在W39處終止。一個需要特別注意的地方是：8bit的并行字（ W0）-xxxxx011-為了防止無意中的開啟倍頻器或者進入工廠測試模式，在進入串行模式時，需要立刻用有效的 40bit位的數(shù)據(jù)將寄存器內(nèi)的原有數(shù)據(jù)覆蓋。只用使用RESET命令，才能將數(shù)據(jù)傳輸模式從串行切換到并行。數(shù)據(jù)的功能配和控制字列在表1 和表 2 中；詳細的更新頻率，相位，復(fù)位器件，倍乘器使能，掉電與上電的切換等的時序都顯示在從圖13 到圖20 中。下面是一個具有下列特性的DDS的編程實例：1，相位設(shè)置為（系統(tǒng)時鐘時11.25 180Mhz）2 ，使能倍乘器3 ，上電選擇。4 ，輸出頻率10Mhz以并行模

22、式，用戶需要編程的控制字（由5 個 8bit字節(jié)組成）如下所示：W0 = 00001001W1 = 00001110W2 = 00111000W3 = 11100011W4 = 10001110如果是以串行模式的話，那么裝載 40bit 位從上面所列出的最高字節(jié)W4開始，（每字節(jié)從右向左一次串行裝載）到最低字節(jié)W0結(jié)束。圖 14 顯示的復(fù)位的結(jié)果- 相位累加器歸 0，輸出為直流信號， 0HZ- 相位偏移寄存器被設(shè)置為0， DAC 的 IOUT=full-scale-output， IOUTB=0毫安。- 內(nèi)部編程地址指針復(fù)位指向W0- 掉電控制位被置0（掉電關(guān)閉）-40bit位的數(shù)據(jù)輸入寄存器

23、尚未清空- 倍乘器關(guān)閉- 并行編程模式被默認選定進入串行模式的時序，顯示在圖17 中，這是在RESET后默認的裝載模式- 并行模式下進行轉(zhuǎn)化的。 只有第一個 8bit 位的 W0以序列 xxxxx011 在并行模式下進行編程裝載即可完成并串轉(zhuǎn)化（圖17）。這個 W0編程字可以送入器件通過 8bit 的數(shù)據(jù)總線或是通過硬連接來完成（圖18）。在串行模式被激活后，使用者必須按照圖19 的編程時序來完成編程。注意：當(dāng)切換到串模式之后， 最好立刻寫有效的 40bit 位的串行字 （圖 19），哪怕全都是 0，讓后給一個有效的 FQ_UD上升沿信號，將存留在 DDS核心里面的數(shù)據(jù)全部清空。有效的 40bit 串行控制字可以是任何值，但是必須保證W33是 0.圖 20 顯示的是通常的40bit串行數(shù)據(jù)的裝載序列，W33 總是置為邏輯0,W34 可以置為0 或 1 來控制器件的掉