4.計算機組成之微處理器

1、第四章第四章 微處理器微處理器 o41 微處理器概述o42 8086/8088微處理器o43 存儲器和I/O組織o44 8086的總線時序o4.5 微處理器新技術簡介123CPU的主要技術參數、主流技術術語。的主要技術參數、主流技術術語。8086微處理器組成及其寄存器結構。微處理器組成及其寄存器結構。 8086微處理器的外部引腳特性。微處理器的外部引腳特性。 8086微處理器的存儲器和微處理器的存儲器和I/O組織。組織。8086最小最小/最大工作方式。最大工作方式。 微處理器的最新技術及目前主流。微處理器的最新技術及目前主流。4564.1 微處理器概述微處理器概述4.1.1 CPU的基本概念的

2、基本概念4.1.2 CPU主要技術指標主要技術指標4.1.3 CPU主流技術術語主流技術術語 返回本章返回本章4.1.1 CPU的基本概念和組成的基本概念和組成返回本節(jié)返回本節(jié) 微處理器（微處理器（Micro Processing UnitMicro Processing Unit），即微型化的），即微型化的中央處理器。中央處理器中央處理器。中央處理器CPUCPU的英文全稱是的英文全稱是Central Central Processing Unit Processing Unit 。早期微處理器以早期微處理器以MPUMPU表示，以區(qū)別于表示，以區(qū)別于大型主機的多芯片大型主機的多芯片CPUCPU

3、。但現在。但現在已經不加區(qū)分，都用已經不加區(qū)分，都用CPUCPU表表示。示。 CPUCPU包括包括運算器、控制器和寄存器組。運算器、控制器和寄存器組。 X86X86兼容兼容是指這些是指這些CPUCPU能運行能運行8086/80888086/8088指令系統(tǒng)編寫指令系統(tǒng)編寫的任何程序。的任何程序。 常見的常見的X86X86兼容兼容CPUCPU，即使他們采用完全不同的內核，即使他們采用完全不同的內核，也不影響除主板以外的硬件和幾乎所有的軟件的高度兼容。也不影響除主板以外的硬件和幾乎所有的軟件的高度兼容。4.1.2 CPU主要技術指標主要技術指標1234字長：字長：把把CPU在單位時間內一次可處理的

4、二進制數的位數叫字長。在單位時間內一次可處理的二進制數的位數叫字長。 CPUCPU外頻：外頻：CPUCPU與外部進行數據傳輸時使用的頻率。是由主板為與外部進行數據傳輸時使用的頻率。是由主板為CPUCPU提供的基準時鐘頻率，也叫系統(tǒng)總線頻率（外頻）。提供的基準時鐘頻率，也叫系統(tǒng)總線頻率（外頻）。前端總線（前端總線（FSBFSB）頻率：）頻率：CPUCPU就是通過前端總線（就是通過前端總線（FSBFSB）連接）連接到北橋芯片，進而通過北橋芯片和內存、顯卡交換數據。以前的很長一到北橋芯片，進而通過北橋芯片和內存、顯卡交換數據。以前的很長一段時間里（主要是在段時間里（主要是在Pentium 4Pent

5、ium 4出現之前和剛出現出現之前和剛出現Pentium 4Pentium 4時），前時），前端總線頻率與外頻是相同的。隨著計算機技術的發(fā)展，使得前端總線的端總線頻率與外頻是相同的。隨著計算機技術的發(fā)展，使得前端總線的頻率成為外頻的頻率成為外頻的2 2倍、倍、4 4倍甚至更高。而外頻更多的影響了倍甚至更高。而外頻更多的影響了PCIPCI及其他總及其他總線的頻率。線的頻率。CPUCPU主頻主頻 ：CPUCPU的內核實際運行頻率的內核實際運行頻率 。 主頻主頻= =外頻外頻* *倍頻系數倍頻系數 為了加快CPU的運行速度，普遍在CPU和常規(guī)主存之間增設一級或二級高速小容量存儲器，稱為高速緩沖存儲器

6、，簡稱Cache,其速度比內存大一個數量級，大體與CPU的處理速度相當。 高速緩沖存儲器有L1Cache(一級緩存)和L2Cache(二級緩存)。L1Cache(一級緩存)是CPU第一層高速緩存。 L1高速緩存，也就是我們經常說的一級高速緩存。在CPU里面內置了高速緩存可以提高CPU的運行效率。內置的L1高速緩存的容量和結構對CPU的性能影響較大，不過高速緩沖存儲器均由靜態(tài)RAM組成，結構較復雜，在CPU管芯面積不能太大的情況下，L1級高速緩存的容量不可能做得太大。一般L1緩存的容量通常在32256KB。 L2高速緩存，指CPU第二層的高速緩存，現在流行的CPU,無論是AthlonXP和奔騰4

7、，其L2高速緩存都是和CPU同速運行的。除了速度以外，L2高速緩存容量也會影響CPU的性能，原則是越大越好，現在家庭用CPU容量最大的是512KB，而服務器和工作站上用CPU的L2高速緩存更高達1MB-3MB。 高速緩沖存儲器（高速緩沖存儲器（Cache） 5返回本節(jié)返回本節(jié)4.1.3 CPU主流技術術語主流技術術語 流水線技術流水線技術：是Inter首次在486芯片中開始使用。在CPU中由5-6個不同功能的電路單元組成一條指令處理流水線，然后將一條X86指令分成5-6步后在由這些電路單元分別同步執(zhí)行，這樣就能實現在一個CPU時鐘周期完成一條指令。到了Pentium在CPU中兩條具有各自獨立電

8、路單元的流水線。123處理器的指令集：處理器的指令集： CISC指令集指令集：也稱為復雜指令集，英文全稱是Complex Instruction Set Computing。在CISC微處理器中，程序的各條指令是按順序串行執(zhí)行的，每條指令中的各個操作也是按順序串行執(zhí)行的。順序執(zhí)行的優(yōu)點是控制簡單，但計算機各部分的利用率不高，執(zhí)行速度慢。常用的X86指令集就屬于CISC范疇。 RISC指令集：指令集：也稱為精簡指令集，英文全稱是Reduced Instruction Set Computing。它是在CISC指令系統(tǒng)基礎上發(fā)展起來的 。相對于CISC型CPU,RISC型CPU不僅精簡了指令系統(tǒng)，

9、還采用了一種叫做“超標量和超流水線結構”，大大增加了并行處理能力。RISC指令集是高性能CPU的發(fā)展方向。 超流水線和超標量技術超流水線和超標量技術 ：超流水線是指某些CPU內部的流水線超過通常的5-6步以上。超標量是指CPU中有一條以上的流水線，并且每時鐘內可以完成一條以上的指令，這種設計就叫超標量技術。4.1.3 CPU主流技術術語主流技術術語亂序執(zhí)行技術亂序執(zhí)行技術 ：CPU采用了允許將多條指令不按程序規(guī)定的順序，分開發(fā)送給各相應電路單元處理的技術。 45分支預測和推測執(zhí)行技術 ：分支預測是提前確定可能的程序分支方向，在預測程序是否分支后所進行的處理也就是推測行。67指令特殊擴展技術指令

10、特殊擴展技術是指CPUCPU是否具有對X86X86指令集外的指令擴展執(zhí)行能力。MMXMMX：多媒體指令集。但沒有加強浮點方面的運算能力。SSE:SSE:因特網數據流單指令序列擴展。3D Now3D Now！是AMDAMD公司開發(fā)的多媒體擴展指令集。主要應用于3D3D游戲。返回本節(jié)返回本節(jié)工作電壓：工作電壓：就是就是CPU正常工作所需的電壓。正常工作所需的電壓。早期的工作電壓一般為5V，隨著CPU的制造工藝與主頻的提高，CPU的工作電壓有逐步下降的趨勢。 Intel出品的Tualatin核心Celeron已經采用1.475V的工作電壓了。 計算機指令計算機指令o機器指令機器指令：命令機器做某種操

11、作的一條語：命令機器做某種操作的一條語句稱為一個機器指令；句稱為一個機器指令；nADD AX，5 ；8086CPU的一條指令的一條指令n讓計算機完成一個加法運算：加數為讓計算機完成一個加法運算：加數為5，被加，被加數存儲在數存儲在AX寄存器中，和存儲在寄存器中，和存儲在AX中中o指令系統(tǒng)指令系統(tǒng)：全部機器指令的集合稱為指令：全部機器指令的集合稱為指令系統(tǒng)。系統(tǒng)。問題：問題：o指令是計算機內部的操作命令，是由人利用指令來編寫程序，控制計算機的工作，既用軟件控制硬件。o指令以什么形式存儲？o指令存儲在哪里？o存儲的指令如何獲得？o獲得的指令如何控制計算機執(zhí)行？指令以什么形式存儲？指令以什么形式存儲

12、？o計算機只認識二進制。指令以二進制形式存儲。o那么用多少位二進制存儲？n顯然與指令的條數有關，如果只有4條指令，顯然可以用2位二進制存儲。n多少條與計算機的功能有關。如果能夠將功能枚舉出來，我們就可以確知需要多少位二進制表示。o先假設可以用8bits=1BYTES表示。指令系統(tǒng)示例指令系統(tǒng)示例如何表示？如何表示？o以加法為例：n1+2=3 我們習慣的表示方法；nCPU如何解釋這樣一條語句呢？n換一種寫法：n+（1,2）= 3 有沒有好處？n指令會有多種寫法：oAX ADD 5 （AX）oADD AX，5 【00H】如何存儲？如何存儲？如何獲??？如何獲取？ADD AX，52000H2001H2

13、002H2003H2004HCPU2001HProgram Counter如何執(zhí)行？如何執(zhí)行？o需要加法器工作o加法器工作需要的前提n加數n被加數n進位n和n進位1位加法器邏輯圖半加器半加器 CPU要完成什么功能？要完成什么功能？oFetch instruction: The processor reads an instruction from memory (register,cache,main memory).oInterpret instruction: The instruction is ecoded to determine what action is required.oF

14、etch data: The execution of an instruction may require reading data from memory or an I/O module.oProcess data: The execution of an instruction may require performing some arithmetic or logical operation on data.oWrite data: The results of an execution may require writing data to memory or an I/O mo

15、dule.CPU需要什么？需要什么？o需要：n一個存儲指令地址的寄存器：知道下一條指令到那里去??；n加數、被加數、和都需要存儲；o我們需要一些臨時存儲的內部寄存器。o需要能進行數學運算的單元：n加法運算n邏輯運算o需要能控制指令、數據流動的單元：n從哪里取指令？n送到哪里去？n控制哪個單元何時工作？n通用通用CPU組成組成運算器（Algrithm）控制器(Controller)寄存器組（Register）加法運算邏輯運算控制指令、數據、地址信息的流向存儲參與運算的數據、地址等中間結果的存儲通用通用CPU內部結構內部結構CPU內部組成及關系圖內部組成及關系圖MDRMARMIRPC輸出指輸出指令地

16、址令地址鎖存地址鎖存地址累加器A數據寄存器DR指令寄存器IR指令譯碼器ID時序邏輯電路時序控制信號（控制命令）1011 00000000 01010000 01000000 10001111 0100內部總線存儲器01234程序計數器PC地址MOV A, 5ADD A, 8HLT地址總線+1地址譯碼器讀寫控制電路輸出地址輸出地址1011 0000鎖存指令鎖存指令鎖存數據鎖存數據置初值置初值讀寫命令讀寫命令指令譯碼指令譯碼鎖存輸出地址寄存器AR指令執(zhí)行過程(取指/譯碼/執(zhí)行)4.2 8086/8088微處理器微處理器8086有16根數據線、20根地址線，所以可尋址空間1M。8088有8根數據線，

17、準16位機。 4.2.1 80864.2.1 8086微處理器內部組成結構 4.2.2 80864.2.2 8086微處理器的寄存器結構 4.2.3 80864.2.3 8086的外部引腳功能 4.2.4 80864.2.4 8086工作模式返回本章返回本章4.2.1 8086微處理器的內部結構微處理器的內部結構 123總線接口部件 (BIU)執(zhí)行部件EU“流水線”結構AH ALBH BLCH CLDH DL SP BP DI SI通通用用寄寄存存器器運算寄存器運算寄存器ALU標志標志執(zhí)行部分執(zhí)行部分控制電路控制電路1 2 3 4 5 6 CS DS SS ES IP內部寄存內部寄存器器I/O

18、控制控制電路電路地址加地址加法器法器20位位16位位8位位指令隊列緩沖指令隊列緩沖器器外外總總線線執(zhí)行部件執(zhí)行部件總線接口部件總線接口部件8086CPU編程結編程結構圖構圖16位1執(zhí)行部件執(zhí)行部件EU 執(zhí)行部件的執(zhí)行部件的功能功能就是負責從指令隊列取指令并執(zhí)行。就是負責從指令隊列取指令并執(zhí)行。從編程結構圖可見，執(zhí)行部件由下列幾個部分組成：從編程結構圖可見，執(zhí)行部件由下列幾個部分組成： （1 1）算術邏輯單元）算術邏輯單元ALU ALU （2 2）標志寄存器）標志寄存器FLOGFLOG； （3 3）數據暫存寄存器；數據暫存寄存器； （4 4）通用寄存器組：）通用寄存器組：包括包括4個個16位位位

19、數據寄存器 AXAX、BXBX、CXCX、DXDX；4個個16位地址指針與變址寄存器位地址指針與變址寄存器SP, BP, SI, DI。 （5）EU控制電路控制電路 2總線接口部件總線接口部件 (BIU) 總線接口部件根據執(zhí)行部件的請求，負責與存儲器、I/O端口傳送數據。由下列各部分組成： （1）4個段地址寄存器； CS16位的代碼段寄存器； DS16位的數據段寄存器； ES16位的擴展段寄存器； SS16位的堆棧段寄存器； （2）16位的指令指針寄存器IP； （3）20位的地址加法器； （4）6字節(jié)的指令隊列緩沖器。3“流水線流水線”結構結構 總線接口部件BIU和執(zhí)行部件EU并不是同步工作的

20、，兩者的動作管理遵循如下原則： 每當8086的指令隊列中有2個空字節(jié)，BIU就會自動把指令取到指令隊列中。而同時EU從指令隊列取出一條指令，并用幾個時鐘周期去分析、執(zhí)行指令。當指令隊列已滿，而且EU對BIU又無總線訪問請求時，BIU便進入空閑狀態(tài)。在執(zhí)行轉移、調用和返回指令時，指令隊列中的原有內容被自動清除，并要求BIU從新的地址重新開始取指令，新取的第一條指令將直接經指令隊列送到EU去執(zhí)行，隨后取來的指令將填入指令隊列緩沖器。 返回本節(jié)返回本節(jié)流水線的基本概念基本概念 1. 產品生產流水線下面通過一個例子來說明流水線的好處: 兩種方案 兩種方案的工作過程對比流水線技術 流水線生產過程的抽象描

21、述 這種流水工作方式的主要特點2. 指令流水線把指令的解釋過程分解為“分析”和“執(zhí)行”兩個子過程，并讓這兩個子過程分別用獨立的分析部件和執(zhí)行部件來實現。理想情況：速度提高一倍3.1 流水線的基本概念3. 浮點加法流水線把浮點加法的全過程分解為“求階差”、“對階”、“尾數相加”、“規(guī)格化”四個子過程，并讓它們分別用各自獨立的部件來實現。理想情況：速度提高3倍3.1 流水線的基本概念3.1 流水線的基本概念4. 時空圖時空圖從時間和空間兩個方面描述了流水線的工作過程。時空圖中，橫坐標代表時間，縱坐標代表流水線的各個段。3.1 流水線的基本概念5. 流水技術流水技術是指：將一個重復的時序過程分解成為

22、若干個子過程，而每個子過程都可有效地在其專用功能段上與其他子過程同時執(zhí)行。6流水技術的特點(1) 流水過程由多個相聯(lián)系的子過程組成，每個子過程稱為流水線的“級”或“段”?！岸巍钡臄的糠Q為流水線的“深度”。(2) 每個子過程由專用的功能段實現；3.1 流水線的基本概念(4) 流水線需要有“通過時間”（第一個任務流出結果所需的時間），在此之后流水過程才進入穩(wěn)定工作狀態(tài)，每一個時鐘周期（拍）流出一個結果；(3) 各個功能段所需時間應盡量相等，否則，時間長的功能段將成為流水線的瓶頸，會造成流水線的 “堵塞”和“斷流”。這個時間一般為一個時鐘周期（拍）；(5) 流水技術適合于大量重復的時序過程，只有輸入

23、端能連續(xù)地提供任務，流水線的效率才能充分發(fā)揮。3.1 流水線的基本概念3.1.2 流水線的分類流水線可以按不同的觀點進行分類。 單功能流水線：只能完成一種固定功能的流水線。 多功能流水線：流水線的各段可以進行不同的 連接，從而實現不同的功能。 例如： TI ASC的多功能流水線1按功能的多少來分3.1 流水線的基本概念在靜態(tài)流水線中，只有當輸入是一串相同的運算操作時，流水的效率才能得到發(fā)揮。2按同一時間內各段之間的連接方式來分 靜態(tài)流水線：在同一時刻，流水線的各段只能同一種功能的連接方式工作。 3.1 流水線的基本概念在本章中，我們約定： 當一條指令被暫停時，暫停在其后發(fā)射（流出）的指令，但繼

24、續(xù)執(zhí)行在其前發(fā)射的 指令。 消除相關的基本方法： 讓流水線中的某些指令暫停，而讓其它 指令繼續(xù)執(zhí)行。3.3 流水線中的相關流水線中的結構相關2. 如果某種指令組合因資源沖突而不能順利重 疊執(zhí)行，則稱該機器具有結構相關。1. 在流水線機器中，為了使各種指令組合能順 利地重疊執(zhí)行，需要把功能部件流水化，并 把資源重復設置。3. 常見的導致結構相關的原因： 功能部件不是全流水 重復設置的資源的份數不夠3.3 流水線中的相關4. 結構相關舉例：訪存沖突 當數據和指令存在同一存儲器中時，訪存指令會導致訪存沖突。解決辦法： 插入暫停周期 （“流水線氣泡”或“氣泡”）3.3 流水線中的相關引入暫停后的時空圖

25、3.3 流水線中的相關5. 避免結構相關：6. 有些設計方案允許有結構相關 所有功能單元完全流水化 設置足夠的硬件資源硬件代價很大。 降低成本 減少部件的延遲解決方法： 設置相互獨立的指令存儲器和 數據存儲器或設置相互獨立的 指令Cache和數據Cache。3.3 流水線中的相關流水線的數據相關1. 數據相關簡介 當指令在流水線中重疊執(zhí)行時，流水線有 可能改變指令讀/寫操作數的順序，使之不同 于它們在非流水實現時的順序，這將導致數據 相關。 數據相關舉例流水線中的相關2. 利用定向技術減少數據相關引起的暫停 (1) 定向技術的主要思路：在發(fā)生上述 數據相關時，后面的指令并不是馬 上就要用到前一

26、條指令的計算結果。 如果能夠將計算結果從其產生的地 方直接送到需要它的地方，就可以 避免暫停。 (2) 采用定向技術消除上例中的相關 工作過程演示3.3 流水線中的相關(3) 當定向硬件檢測到前面某條指令的結果寄存 器就是當前指令的源寄存器時，控制邏輯會 將前面那條指令的結果直接從其產生的地方 定向到當前指令所需的位置。(4) 一個功能單元的輸出不僅可以定向到其自身 的輸入，而且還可以定向到其它單元的輸入。 舉例3.3 流水線中的相關3.3 流水線中的相關(5) 在DLX中，任何流水寄存器到任何功能單元的 輸入都可能需要定向路徑。(6) 當兩條指令對存儲器同一單元進行讀寫時， 也可能發(fā)生數據相

27、關。但本章僅討論有關寄 存器的數據相關。3. 數據相關的分類 按照指令對寄存器的讀寫順序，可以將數據相關分為以下三種類型：（考慮兩條指令i和j ， 假設i 先進入流水線）3.3 流水線中的相關(2) 寫后寫相關 (WAW) 在 i 寫入之前，j 先寫。 最后寫入的結果是 i 的，錯誤！(1) 寫后讀相關 (RAW) (命名規(guī)則) 在 i 寫入之前，j 先去讀。 j 讀出的內容是錯誤的。 這是最常見的相關。 這種相關僅出現在這樣的流水線中： 流水線中有多個段可以進行寫操作 當某條指令在流水線中暫停時，允許其后 的指令繼續(xù)向前流動。3.3 流水線中的相關(3) 讀后寫相關 (WAR)在 i 讀之前

28、，j 先寫。i 讀出的內容是錯誤的！ 這種相關僅出現在這樣的流水線中： 有些指令是在流水線的后部讀源操作數， 而有些指令則是在流水線的前部寫結果。 DLX流水線中不會發(fā)生這種相關； （讀在先(ID),寫在后(WB)） 這種相關很少發(fā)生； （因為流水線一般是先讀操作數，后寫結果） 復雜指令可能導致這種相關。3.3 流水線中的相關(1) 并非所有的數據相關都可以用定向技術解決 舉例4. 需要暫停的數據相關3.3 流水線中的相關(2) 增加流水線互鎖硬件，插入“暫?！?。 當互鎖硬件發(fā)現這種相關時，就 暫停流水線，直到相關消失。 3.3 流水線中的相關3.3 流水線中的相關例3.5 假設某指令序列中2

29、0的指令是Load指令，并且緊跟在Load指令之后的半數指令需要使用到載入的結果，如果這種數據相關將產生一個時鐘周期的延遲。理想流水線（沒有任何延遲，CPI為1）的指令執(zhí)行速度要比這種真實流水線的快多少？解：我們可以利用CPI作為衡量標準。對于真實的流水線而言，由于Load指令之后的半數指令需要暫停，所以這些被暫停指令的CPI是2。又知Load指令占全部指令的20，所以真實流水線的實際CPI為：(0.91+0.12)=1.1，這表示理想流水線的指令執(zhí)行速度是其執(zhí)行速度的1.1倍。 3.3 流水線中的相關5對數據相關的編譯調度方法 (1) 流水線中常常會遇到許多種類型的暫停 例如，按通常的代碼生

30、成模式，表達式 ABC的代碼會導致暫停3.3 流水線中的相關ABC的代碼會導致暫停(3) 舉例： 例3.6 請為下列表達式生成沒有暫停的DLX 指令序列： abc ； def ； 假設載入延遲為1個時鐘周期。 題解(2) 編譯器可以通過重新排列代碼的順序來消除這種暫停，這種技術稱為流水線調度或 指令調度。3.3 流水線中的相關(1) 指令發(fā)射(issue)：指令從譯碼段(ID)進入 執(zhí)行段(EX)。 相應的指令稱為已發(fā)射的指令。 (2) DLX整數流水線中，可以在ID段檢測所有的 數據相關； 若數據相關，則在指令流出前，讓其暫停。 (3) 可以在ID段確定需要什么樣的定向，并設置 相應的控制；

31、 這樣能減少硬件復雜度(因為不必掛起已 改變了機器狀態(tài)的指令）。6. 對DLX流水線控制的實現3.3 流水線中的相關(4) 也可以在需要用到操作數的那個時鐘周期檢測 相關或定向；(5) 舉例說明： 由Load指令引起的RAW相關的互鎖(簡稱Load 互鎖)可以通過ID段的檢測來實現； 到ALU輸入的定向可以在EX段實現。Load互鎖 流水線相關硬件可以檢測到的各種相關情況 可以看出，僅需把Load指令的目的寄存 器地址與Load指令后的兩條指令的源寄存器 地址進行比較。3.3 流水線中的相關 在ID段檢測是否需要啟動Load互鎖需要進行 三種比較4.2.2 8086微處理器的寄存器結微處理器的

32、寄存器結構構o寄存器用來暫時存放參加運算的操作數和運算過程中的中間結果，使得在程序執(zhí)行的過程中不必每時每刻都要到存儲器中存取數據。o8086 CPU中可供編程使用的有14個16位寄存器，按其用途可分為3類：通用寄存器、段寄存器、指針和標志寄存器。1通用寄存器通用寄存器o8086的通用寄存器分為數據寄存器與指針和變址寄存器兩組。 o（1）數據寄存器數據寄存器：主要用來存放操作數或中間結果，以減少訪問存儲器的次數。它包括4個16位的寄存器AX, BX, CX和DX,還可將每個分成獨立的兩個8位寄存器來使用，即AH, BH, CH, DH和AL, BL, CL, DL兩組，16位數據寄存器主要用于存

33、放常用數據，也可存放地址。而8位寄存器只能用于存放數據。 o（2）指針和變址寄存器指針和變址寄存器：8086的指針寄存器SP、BP和變址寄存器SI、DI,都是16位寄存器，一般用來存放地址的偏移量（被尋址存儲單元相對于段起始地址的距離，或稱偏移地址）。這些偏移地址在BIU的地址產生器中和段寄存器相加產生20位的實際地址。SP和BP用來存取位于當前堆棧段中的數據，SI和DI用來存放當前數據段的偏移地址。 o各寄存器用法如下圖。1通用寄存器的用法通用寄存器的用法2.控制寄存器控制寄存器o8086 CPU的控制寄存器主要有指令指針寄存器IP和標志寄存器FLAG。o（l）指令指針寄存器IP：IP是一個

34、16位的寄存器，存放EU要執(zhí)行的下一條指令的偏移地址，用以控制程序中指令的執(zhí)行順序。 o（2）標志寄存器FLAG：標志寄存器FLAG是一個16位的寄存器，共9個標志，其中6個用作狀態(tài)標志，3個用作控制標志，如圖2-5所示。 圖 8086/8088的標志寄存器FLAG 標志寄存器標志寄存器16位寄存器，其中有7位未用。D15D0 OF DF IF TF SF ZF AF PF CF進進借借位位標標志志奇奇偶偶標標志志半半進進借借位位標標志志零零標標志志符符號號標標志志單單步步中中斷斷中中斷斷允允許許方向標志溢出標志1-有進、借位有進、借位0-無進、借位無進、借位1-有偶數個10-有奇數個11-低

35、低4位向高位向高4位有進、借位位有進、借位0-低低4位向高位向高4位無進、借位位無進、借位1-結果為結果為00-結果不為結果不為0返回本節(jié)返回本節(jié)3.段寄存器段寄存器o為了達到尋址1MB存儲器空間的目的，8086 CPU把這1MB的存儲空間分成若干個邏輯段，每個邏輯段的長度不超過64KB。這些邏輯段是互相獨立的，可以在整個空間浮動。8086 CPU共有4個16位的段寄存器，用來存放每一個邏輯段的段起始地址。 o（l）CS(Code Segment)代碼段寄存器。o（2）DS(Data Segment)數據段寄存器。o（3）SS(Stack Segment)堆棧段寄存器。o（4）ES(Extra

36、 Segment)附加（數據）段寄存器。返回本節(jié)返回本節(jié)4.2.3 8086的外部引腳功能的外部引腳功能圖2-6 8086的引腳信號（括號中為最大模式下的名稱）8086CPU采用雙列直插式的封裝形式，具有40條引腳，見圖2-6。它采用分時復用的地址/數據總線所以有一部分引腳具有雙重功能即在不同時鐘周期內，引腳的作用不同。01020304050607080910111213141516171819204039383736353433323130292827262524232221GNDAD14/A14AD13/A13AD12/A12AD11/A11AD10/A10AD9/A9AD8/A8AD7A

37、D6AD5AD4AD3AD2AD1AD0NMIINTRCLKGNDVCC（5V）AD15/A15A16/S3A17/S4A18/S5A19/S6/BHE/S7 HIGH（SSO）MN/MX/RDHOLD（/RQ/GT0） HLDA（/RQ/GT1）/WR（/LOCK）M/IO（/S2）DT/R（/S1）/DEN（/S0）ALE（QS0）/INTA（QS1）/TESTREADYRESET8086/8088圖2-6 8086的引腳信號（括號中為最大模式下的名稱）8086CPU采用雙列直插式的封裝形式，具有40條引腳，見圖2-6。它采用分時復用的地址/數據總線，所以有一部分引腳具有雙重功能，即在不同

38、時鐘周期內，引腳的作用不同。返回本節(jié)返回本節(jié)4.2.4 8086工作模式工作模式123最小工作模式 ：系統(tǒng)中只有一個CPU，所有的總線控制信號都由8086直接產生。最大工作模式 ：系統(tǒng)中有兩個或多個微處理器。8086CPU的引腳信號 為了構成不同規(guī)模的微型計算機，適應各種各樣的應用場合，Intel公司在設計8086 CPU芯片時，規(guī)定了可以在兩種方式下工作，即最小工作方式和最大工作方式。 1最小工作模式最小工作模式 由下頁圖可知，在8086的最小模式中，硬件連接上有如下幾個特點：（1）MN/MX引腳接+5V，決定了8086工作在最小模式。（2）有一片8284A，作為時鐘發(fā)生器。（3）有三片82

39、82或74LS373，用來作為地址鎖存器。（4）當系統(tǒng)中所連接的存儲器和外設比較多時，需要增加 系統(tǒng)數據總線的驅動能力，這時，可選用兩片8286或 74LS245作為總線收發(fā)器。 8086CPU最小模式下的典型配置2最大工作模式 圖 8086CPU最大工作模式下的典型配置由圖2-8可知最大模式配置和最小模式配置有一個主要的差別：最大模式下多了8288總線控制器。返回本節(jié)返回本節(jié)4.3 存儲器和存儲器和I/O組織組織4.3.2 I/O端口組織端口組織4.3.1 存儲器組織存儲器組織 返回本章返回本章4.3.1 存儲器組織存儲器組織 o1存儲器的內部結構及訪問方法n規(guī)則字、不規(guī)則字的概念、讀取n表

40、、 BHE和A0的意義o兩個存儲體與CPU總線之間的連接如圖所示。 80868086系統(tǒng)的存儲結構系統(tǒng)的存儲結構2.存儲器分段存儲器分段 圖 當前可尋址的存儲器段 （堆棧段和附加段重疊）8086 CPU中有四個段寄存器：CS，DSSS和ES，這四個段寄存器存放了CPU當前可以尋址的四個段的基值，也即可以從這四個段寄存器規(guī)定的邏輯段中存取指令代碼和數據。一旦這四個段寄存器的內容被設定，就規(guī)定了CPU當前可尋址的段。3邏輯地址和物理地址 8086 CPU中的每個存儲元在存儲體中的位置都可以使用實際地址和邏輯地址來表示。物理地址物理地址（Physical Address）是存儲器的實際地址，它是CP

41、U和存儲器進行數據交換時所使用的地址。對于8086系統(tǒng)，物理地址由CPU提供的20位地址碼來表示，是惟一能代表存儲空間每個字節(jié)單元的地址，是00000H至FFFFFH之間的某個地址值。圖2-12 物理地址的形成邏輯地址邏輯地址(Logic Address)是在程序中使用的地址，它由段地址和偏移地址（也稱為有效地址）兩部分組成。邏輯地址的表示形式為“段地址：偏移地址”。段地址和偏移地址都是無符號的16位二進制數，或用4位十六進制數表示。偏移地址又稱為有效地址EA,是距離段起始地址的偏移量。 CPU訪問存儲器時，要形成20位的物理地址即先找到某段，再找到該段內的偏移量。換句話說，CPU是以物理地址

42、訪問存儲器的。 從邏輯地址到物理地址的轉換由BIU中20位的地址加法器自動完成，具體操作如圖所示。先將段寄存器提供的16位段地址左移4位，恢復為20位地址，然后與各種尋址方式提供的16位有效地址相加，最終得到20位的物理地址。 在訪問內存時，用戶編程使用的是16位的邏輯地址， 而BIU使用的是20位的物理地址。 物理地址的形成段寄存器有效地址EA段地址左移4位偏移地址地址加法器20位物理地址190190150返回本節(jié)返回本節(jié)4.3.2 I/O端口組織端口組織o所謂端口是指I/O接口電路中供CPU直接存取訪問的那些寄存器或某些特定電路。一個I/O接口總要包括若干個端口，如數據、命令、狀態(tài)、方式端

43、口等，微機系統(tǒng)要為每個端口分配一個地址號，稱為端口地址。各個端口地址和存儲單元地址一樣，應具有惟一性。o8086 CPU用地址總線的低16位作為對I/O端口的尋址線，所以8086 CPU可訪問的位1/O端口有65536 (216)個。 返回本節(jié)返回本節(jié)段與段之間是有交疊的 DS=1000H, CS=1001H數據段的物理地址：10000H1FFFFH代碼段的物理地址：10010H2000FH10000H10010H1FFFFH2000FH數據段代碼段數據在存儲器中的存放次序數據在存儲器中的存放次序 8086的存放原則是：低位在前，高位在后例如：在20000H地址存放55AAHAAH55H200

44、00H20001HC語言中定義long inta = 0 x22334455；55H44H60000H60001H33H22H60002H60003H堆棧(Stack)n堆棧的概念堆棧是由棧頂和棧底構成的，每次對數據的操作都是在棧頂進行的；堆棧的操作有兩種：入棧 PUSH出棧 POP PUSHPOP棧底棧頂8086堆棧操作的過程8086中當前堆棧的棧頂由SS:SP指示入棧過程：PUSHAX假設：SS=9000H, SP=1000H, AX=55AAHoSP-1SP：SP=0FFFH；o將AHSS:SP中：90FFFH=55H；oSP-1SP：SP=0FFEH;將ALSS:SP中：90FFEH=

45、AAH。AAH55HPUSHPOP9100090FFF90FFE出棧操作：POPBXoSS:SP中的數據BL：BL=AAH；oSP+1SP：SP=0FFFH;oSS:SP中的數據BH：BH=55HSP+1SP。AAH55HPUSHPOP9100090FFF90FFE55HAAHBX4.4 8086的總線時序的總線時序時鐘周期（T）：CPU處理動作的最小時間單位。是時序序列的最小時間單位，由主頻決定?？偩€周期：完成一次讀/寫操作所需要的時間。一般包括四個時鐘周期（T1-T4）。返回本章返回本章1存儲器讀周期的時序存儲器讀周期的時序圖 8086讀總線周期一個基本的讀周期一般包含如下幾個狀態(tài)：oT1

46、狀態(tài)：狀態(tài)： oT2狀態(tài)：狀態(tài)： oT3狀態(tài)：狀態(tài)： oTw狀態(tài)：狀態(tài)： oT4狀態(tài)：狀態(tài)： 2存儲器寫周期的時序存儲器寫周期的時序圖2-14 8086寫總線周期返回本節(jié)返回本節(jié)2.5 微處理器新技術簡介 2.5.1 處理器的架構處理器的架構2.5.2 64位技術位技術2.5.3 雙核技術雙核技術返回本章返回本章2.5.1 處理器的架構處理器的架構o決定CPU整體性能表現的關鍵因素已經不僅僅是主頻，也不是緩存技術，而是核心架構。 oIntel在大部分時間內都保持領先地位。Pentium采用了代號為P5的架構、Pentium Pro、Pentium 、Pentium 采用了代號為P6的架構、Pentium 4和Pentium D則采用了NetBurst架構，目前，Intel推出了全新的Core架構，在未來一段時間內將徹底取代NetBurst架構。AMD處理器主要采用的架構有K7和K8。常見的Athlon采用了K7架構，Athlon 64即采用了K8架構。 返回本節(jié)返回本節(jié)2.5.2 64位技術o目前世界上的64位微處理器主要由