基于DSP與FPGA芯片的信號(hào)處理系統(tǒng)設(shè)計(jì)

1、基于DSP與FPGA芯片的信號(hào)處理系統(tǒng)設(shè)計(jì)關(guān)鍵詞：雙通道; FPGA; 數(shù)字信號(hào)處理;數(shù)字信號(hào)處理可以應(yīng)用于各種領(lǐng)域, 涉及通信、勘測、遙控、醫(yī)學(xué)、控制等。相比較模擬信號(hào)處理平臺(tái), 數(shù)字信號(hào)處理平臺(tái)的應(yīng)用范圍更加廣泛, 精確度更高, 可調(diào)整性更強(qiáng), 并且開發(fā)周期短、成本低。伴隨信號(hào)處理系統(tǒng)的性能指標(biāo)要求越來越高, 單一的DSP芯片構(gòu)成的信號(hào)處理系統(tǒng)在實(shí)際系統(tǒng)中越發(fā)顯得不足, 而FPGA可以彌補(bǔ)DSP芯片的不足之處, 并且FPGA自身的優(yōu)點(diǎn)使得該平臺(tái)具備良好的可編程性1。1、 硬件部分對(duì)于通訊速度、數(shù)據(jù)處理量的高要求, 雙通道信號(hào)處理系統(tǒng)采用對(duì)稱結(jié)構(gòu)。單個(gè)的信號(hào)處理通道由一片高性能的DSP芯片和

2、一片大容量FPGA芯片構(gòu)成:兩片F(xiàn)PGA芯片之間使用離散線、總線和高速數(shù)據(jù)線連接交換通信;DSP芯片的工作頻率約為1000MHz (1MHz=106Hz) , 并且在兩片之間通過SRIO (通信速率不低于1.25Gbps) 實(shí)現(xiàn)通信, 實(shí)現(xiàn)兩路之間的協(xié)同處理。CPLD可以分別為四片芯片提供復(fù)位信號(hào)、程序加載以及時(shí)鐘信號(hào)綜合配置, 加載FPGA后按順序依次加載DSP1、DSP2。1.1、 DSP設(shè)計(jì)兩片DSP芯片高速的數(shù)據(jù)交互功能是基于連接用的Rapid I/O接口。此外單片DSP芯片的Rapid I/O接口對(duì)外實(shí)現(xiàn)與其他模塊的總線數(shù)據(jù)通信。DSP掛載一片用來存儲(chǔ)程序代碼的FLASH, 系統(tǒng)上電

3、后FLASH中的代碼加載至DSP, 并且通過EMIF總線連接至FPGA, 實(shí)現(xiàn)資源共享, 擴(kuò)展外圍接口。DSP芯片要與FPGA芯片協(xié)同操作需要完成包括LVDS (Low Voltage Differential Signaling) 、RS485 (平衡電壓數(shù)字接口電路的電氣特性) 、RS422等幾種接口通信, 并且需要在處理數(shù)據(jù)過程中實(shí)現(xiàn)快速數(shù)據(jù)交換功能。模數(shù)轉(zhuǎn)換模塊將外部輸入的模擬信號(hào) (如電壓信號(hào)、電流信號(hào)) 轉(zhuǎn)換成數(shù)字信號(hào)送入FPGA運(yùn)算, FPGA進(jìn)行簡單運(yùn)算之后, 數(shù)字信號(hào)進(jìn)入DSP芯片, 并且信號(hào)可以在兩者之間實(shí)時(shí)通信。1.2、 FPGA設(shè)計(jì)雖然FPGA是本系統(tǒng)的協(xié)處理器, 但其

4、是整個(gè)設(shè)計(jì)的核心模塊, 極大的增強(qiáng)了系統(tǒng)的靈活性。系統(tǒng)中的FPGA需要處理好多個(gè)通信連接設(shè)計(jì)及數(shù)據(jù)配置:(1) LVDS接口設(shè)計(jì):是一種低壓差分信號(hào)傳輸接口, 本系統(tǒng)基于多片DS92LV16實(shí)現(xiàn)2收1發(fā)數(shù)據(jù)傳輸功能, 由于LVDS的數(shù)據(jù)傳輸形式是電流, 設(shè)計(jì)中在接收端接入匹配電阻形成可用于電壓傳輸方式的接收端。(2) UART接口設(shè)計(jì):系統(tǒng)中DSP通過EMIF總線將數(shù)據(jù)傳輸給FPGA, FPGA再對(duì)數(shù)據(jù)進(jìn)行通信協(xié)議轉(zhuǎn)換實(shí)現(xiàn)UART通信。該接口設(shè)計(jì)主要通過FPGA調(diào)用IP核實(shí)現(xiàn)。(3) 數(shù)據(jù)配置:FPGA讀取數(shù)據(jù)之前需要將其數(shù)據(jù)線、地址線、控制線連接到CPLD上, CPLD上電之后, FPGA從

5、存儲(chǔ)數(shù)據(jù)的外部FLASH中讀取配置數(shù)據(jù), 并且根據(jù)時(shí)序?qū)⑾鄳?yīng)的數(shù)字信號(hào)和控制信號(hào)發(fā)送給FPGA2。1.3、 CPLD設(shè)計(jì)CPLD作為輔助系統(tǒng)設(shè)計(jì), 主要的功能是為主處理器和協(xié)處理器提供復(fù)位功能, 此外還為DSP和FPGA程序加載和時(shí)鐘綜合配置, 順序?yàn)橄菷PGA, 之后DSP1、DSP2。2、 程序部分作為控制中心, FPGA主要工作是數(shù)據(jù)處理、發(fā)送和接收。DSP1結(jié)合掛載外部FLASH的CPLD部分實(shí)現(xiàn)FPGA的動(dòng)態(tài)加載。FLASH中的數(shù)據(jù)由DSP1分配, 經(jīng)過總線寫入FPGA1;數(shù)據(jù)進(jìn)入FPGA1之后又通過DSP1控制, 轉(zhuǎn)向CPLD, 而后通過總線轉(zhuǎn)入FLASH, 并且在FLASH中完成

6、。使用編譯軟件ISE生成網(wǎng)格文件, 固化在FLASH中存儲(chǔ)的數(shù)據(jù)在斷電后仍會(huì)保持。CPLD在上電之后, 從FLASH讀取配置文件信息, 對(duì)FPGA系統(tǒng)進(jìn)行配置。在完成之后, FPGA與FLASH之間通過CPLD搭建的數(shù)據(jù)通道仍可用, 即FPGA在配置完成后可以直接讀取FLASH中存儲(chǔ)的數(shù)據(jù), 并操作, 達(dá)到拓展FPGA的內(nèi)存目的。根據(jù)FLASH中存儲(chǔ)的文件類型, 需要將.out文件轉(zhuǎn)換成可被讀取的二進(jìn)制文件, 之后進(jìn)行燒寫。3、 結(jié)束語本文所設(shè)計(jì)的基于DSP和FPGA的通用處理模塊來構(gòu)建的數(shù)字信號(hào)處理系統(tǒng)平臺(tái), 系統(tǒng)穩(wěn)定可靠, 因?yàn)槭褂肍PGA, 系統(tǒng)可控制、可編程性增強(qiáng), 相較于傳統(tǒng)的模擬信號(hào)處理平臺(tái)而言, 本平臺(tái)的應(yīng)用領(lǐng)域更加寬廣。此外, 本平臺(tái)的設(shè)計(jì)周期短、成本低。數(shù)字信號(hào)實(shí)時(shí)處理平臺(tái)是信號(hào)處理方式設(shè)計(jì)的趨勢, 而通過FPGA與DSP的緊密結(jié)合的處理平臺(tái)更加成熟、更加可靠、更加小型化。參考文獻(xiàn)：1王誠, 吳繼華