第5章組合邏輯、時序邏輯的Verilog語言描述(已排)

1、硬件描述語言和數(shù)字系統(tǒng)設(shè)計華中科技大學(xué)電子系鄭朝霞#華中科技大學(xué)電子系鄭朝霞#第5章組合邏輯、時序邏輯的Verilog語言描述主講教師：劉政林童喬凌主要內(nèi)容：5.1組合邏輯、時序邏輯的Verilog語言描述5.2鎖存器LATCH與D觸發(fā)器的Verilog語言 描述與電路特點5.1組合邏輯、時序邏輯的Verilog語言描述 知識點：5.1.1組合邏輯電路的連續(xù)賦值實現(xiàn)5.1.2組合邏輯電路的always過程塊實現(xiàn)5.1.3時序邏輯電路的always過程塊實現(xiàn)華中科技大學(xué)電子系鄭朝霞3HU華中科技大學(xué)電子系鄭朝霞#5.L1組合邏輯電路的連續(xù)賦值實現(xiàn)以2路選擇器為例：module mux2tol(

2、a，b，sei, out); input a，b;input sei;output out;assign out = (sei) ? b:a;endmodule注意:連續(xù)賦值語句的被賦值變量只能是線網(wǎng)wire型。華中科技大學(xué)電子系鄭朝霞5jtujf5.1.2組合邏輯電路的always過程塊實現(xiàn)仍然以2路選擇器為例：module mux2tol( a, b, sei, out): input a, b;input sei;output out;reg out；always (sel or a or b) out 二(sei) ? b:a;endmodule注意：過程塊描述的組合邏輯電路:1 被賦

3、值變量只能是reg型；2觸發(fā)方式采用電平觸發(fā)； 3. always()引導(dǎo)的敏感量要完整。always過程塊與連續(xù)賦值語句描述的組合邏輯電路效果相同兩種方法描述的2路選擇器電路均相同，綜合工具根據(jù)Verilog代碼綜合自動生成的電路均為下圖所示:5-1.3時序邏輯電路的always過程塊實現(xiàn)module DFF(clk，rst, d，q); input clk，rst 9d;output q;regq;always ( posedge elk) if (rst)q <= 1'bO;elseendmodule注意：1 過程塊描述的時序邏輯電路，其敏感量釆用邊沿觸發(fā)；2.為了避免競爭

4、，描述時序電路只能用非阻塞賦值，不能用阻 塞賦值。問題：為什么描述時序邏輯要采用邊沿觸發(fā)的方式？5.2鎖存器LATCH與D觸發(fā)器的Verilog語言 描述與電路特點知識點:5.2.1 Verilog語言中鎖存器(latch)的產(chǎn)生5.2.2鎖存器綜合情況5.2.3 CMOS工藝下鎖存器的電路結(jié)構(gòu)5.2.4鎖存器工作過程分析5.2.5 D觸發(fā)器的Verilog描述5.2.6 D觸發(fā)器工作過程分析5.2.7總結(jié)華中科技大學(xué)電子系鄭朝霞9JfUjf5.2.1 Verilog語言中鎖存器(latch)的產(chǎn)生在ahoys過程塊所描述的組合邏輯電路中，所使用的條件語句如果沒有說明全部條件，將產(chǎn)生latch

5、鎖存器，例: module latch (data，enable，q);input data，enable;output q;reg q；always ( enable or data)if (enable)q <= data; / enable為低電平的情況沒有定義endmodule5.2.2鎖存器綜合情況綜合工具Leonardo所報的Warning信息:Warnings q is not always assigned. Storage may be needed.data。enable。Dq注意：鎖存器是在敏感量為電平觸發(fā)方式的組合邏輯電路中產(chǎn)生的。523 CMOS工藝下鎖存器的電

6、路結(jié)構(gòu)問題:為什么鎖存器要在電平觸發(fā)方式下生成?elkelk年屮魂枝衣專T1d oT1d <波形:1,當(dāng) clk= 1 時2,當(dāng) clk = 0 時5.2.4鎖存器工作過程分析錨遵蠶翳擁關(guān)歉沖導(dǎo)通'輸入端間輸出端q形成通路所信號，ill盤攣蕙盤魯謎擘鬻常鍛雷d的華中科技大學(xué)電子系鄭朝霞17華中科技大學(xué)電子系鄭朝霞195.2.5 D觸發(fā)器的Verilog描述(異步復(fù)位)module asynrst_DFF(clk rst，d，q );input elk，rst，d;output q;reg q；always (posedge elk or posedge rst) if (rst)

7、q <= lfbO;else華中科技大學(xué)電子系鄭朝霞#華中科技大學(xué)電子系鄭朝霞#endmodulejtujfD觸發(fā)器電路圖說明:復(fù)位信號不受時鐘信號elk的影響。對應(yīng)的CMOS工藝下D觸發(fā)器的電路結(jié)構(gòu)只要復(fù)位信號rst為高電平時，電路就復(fù)位，輸出q為0。華中科技大學(xué)電子系鄭朝霞#D觸發(fā)器的Verilog描述(同步復(fù)位) module asynrst_DFF(clk rst，d，q );input elk，rst，d; output q;regq;always (posedge elk)if (rst)q <= l'bl;elseendmodulejtujf對應(yīng)的CMOS工藝

8、下D觸發(fā)器的電路結(jié)構(gòu)TelkelkTelkelkXelkelk丄Telkq -4;門D觸發(fā)器符號rst華中科技大學(xué)電子系鄭朝霞#D觸發(fā)器電路圖i-Hi.說明：復(fù)位信號受時鐘信號elk的影響，只有在時鐘上升沿來臨后,復(fù)位信號rst為高電平時，電路就復(fù)位，輸出q為0。jtujfd>clkelkTelkTelkelkelk二elkelkq不考慮復(fù)位信號后的D觸發(fā)器的電路結(jié)構(gòu)華中科技大學(xué)電子系鄭朝霞23華中科技大學(xué)電子系鄭朝霞#D觸發(fā)器符號D觸發(fā)器電路圖問題：1為什么說d觸發(fā)器是邊沿觸發(fā)？2為什么當(dāng)時鐘信號elk變?yōu)楦唠娖胶?，無論輸入端d信號如 何變化，都不能反映到輸出端q上去？5.2.6 D觸

9、發(fā)器工作過程分析qelkdq/q分析：1 因為當(dāng)dk為低電平0時，傳輸門T1導(dǎo)通，輸入端d的信號被送到q_點；而當(dāng)elk在由低電平0跳變到高電平1時刻（即elk上升沿時），T3導(dǎo)通，q_ 點的值得以被傳到輸出端q去，對外即好像在時鐘上升沿觸發(fā)，完成數(shù)據(jù)采集。2在elk保持高電平1時，由于傳輸門T1處于關(guān)斷狀態(tài)，無論輸入端d的信號如 何變化，均不能被送到輸出端口。華中科技大學(xué)電子系鄭朝霞25年屮魂枝衣專5.2.7總結(jié)鎖存器與D觸發(fā)器問題：鎖存器與D觸發(fā)器的區(qū)別？答案要點：從觸發(fā)方式和電路結(jié)構(gòu)兩方面說明。jtujfVerilog語法下的鎖存器與D觸發(fā)器module LATCHorDFF (q，data，enable); input clkdata enable;output q;reg q；always (posedge elk) if (enable) q <= data;/else/ q<=0;always (enable or data) if (enable)q <= data;/ else/ q<=0;endmodule問題1 上面左邊描述的電路，如果不加elseqv=0,會生成鎖存器嗎?2上面右邊描述的電路，如果不加else qv=0,會生成鎖存器嗎?第二次作業(yè):1說明latch（鎖存器）與register（觸發(fā)器）的區(qū)別，行為級描 述中l(wèi)