DDS直接數字頻率合成器設計(優(yōu)秀)南京理工大學電光院

1、DDS直接數字頻率合成器設計實驗報告學院:電子工程與光電技術學院指導老師:姜萍時間：2012年12月摘要直接數字頻率合成器（Direct Digital Frequency Synthesizer 簡稱DDFS或DDS）是一種基于全數字技術，從相位概念出發(fā)直接合成所需波形的一種頻率合成技術。 本實驗利用QuartusII軟件設計一個頻率及相位均可控制的具有正弦和余弦輸出的直接數字頻率合成器，具有頻率控制、相位控制、測頻、顯示多種波形、容量擴展等功能（包含附加功能）。實驗要求分析整個電路的工作原理，并分別說明了各子模塊的設計原理，依據各模塊之間的邏輯關系，將各電路整合到一塊，形成一個總體電路。之

2、后再完成調試、仿真、編程下載的過程，并對最終結果進行分析，最后總結出在實驗過程中出現(xiàn)的問題以及提出解決方案。 Abstract: Direct Digital Frequency Synthesizer is a technology based on fully digital technique,a frequency combination technique syntheses a required waveform from concept of phase. This experiment, using QuartusII software to design a frequenc

3、y and phase all can control the sine and cosine output has direct digital frequency synthesizer with the functions of controlling frequency and phase,measuring frequency and displaying different waveforms.The paper has analyzed the principle of all work and explained the designing principle of diffe

4、rent parts separately.we integrate the modules to form a whole circuit on the basis of the logic relation between the modules. By debugging, simulating, compiling, programming and analysis of the final results, I put forward a matter and give a settling plan. 關鍵詞： 直接數字頻率合成器 累加 控制 波形Key word: Direct

5、Digital Frequency Synthesizer accumulation control waveform 目錄一、設計內容.4二、方案論證.4三、設計要求.4 3.1 基本要求.4 3.2 提高要求.5四、各基本字模塊功能設計.5 4.1 脈沖發(fā)生電路.5 4.2 頻率預置與調節(jié)電路.74.3 累加器.84.4 波形存儲器（ROM）94.5 相位調節(jié)模塊.124.6 D/A轉換器.134.7 低通濾波器.13五、提高部分設計.13 5.1 能輸出多種波形的波形發(fā)生器.14 5.2 波形頻率控制字、相位控制字的數碼管顯示.165.3能夠同時輸出正余弦或正弦與其他波形的兩路正交信號.

6、175.4在數碼管上顯示生成的波形頻率.18 5.4.1 測評電路18 5.4.2 顯示電路20 5.5 節(jié)省ROM空間.21六、總電路圖.23七、正在設計但還沒實現(xiàn)的電路.23 7.1 AM調幅波.23八、實驗中遇到的問題及解決辦法.26 8.1頻率字與頻率顯示電路的計數進制不同的問題.26 8.2頻率的顯示問題.26九、仿真下載.26十、實驗感悟27十一、鳴謝.28十二、示波器截圖.28 12.1五種波形圖（正弦、余弦、方波、鋸齒、三角）.28 12.2各種組合波28 12.3頻率控制字改變后的波形變化2912.4相位控制字改變后的波形變化2912.5節(jié)省ROM空間后有四分之一周期波恢復全

7、波形.29十三、參考文獻.30一、設計內容： 設計一個頻率及相位均可控制的具有正弦和余弦輸出的直接數字頻率合成器（Direct Digital Frequency Synthesizer 簡稱DDFS或DDS）。二、方案論證：2.1 DDS概念： 直接數字頻率合成器（Direct Digital Frequency Synthesizer）是一種基于全數字技術，從相位概念出發(fā)直接合成所需波形的一種頻率合成技術。具有相對帶寬大、頻率轉換時間短、分辨力高、相位連續(xù)性好等優(yōu)點，很容易實現(xiàn)頻率、相位和幅度的數控調制，廣泛應用于通訊領域。2.2 DDS的組成及工作原理 DDS的組成如下圖所示：圖（2.2

8、.1）DDS的組成結構由上圖可知，DDS的主要由頻率預置與調節(jié)電路、累加器、波形存儲器、D/A轉換器及低通濾波器這幾部分組成。其主要工作就是相位累加，其輸入是控制字，輸出送相位調制器，相位調制器除對累加器的結果加上一個偏移量外，還通過相位同步器與時鐘同步。正弦.ROM查找表完成相位到幅度的轉換，它接受相位調制器的輸出實際上就是ROM的地址值，其輸出送入D/A，就得到最終的正弦波。2.3 DDS的工作流流程圖：圖（2.3.1）DDS的工作流流程圖：三、設計要求：3.1 設計基本要求：1、利用QuartusII軟件和SmartSOPC實驗箱實現(xiàn)DDS的設計；2、 DDS中的波形存儲器模塊用Alte

9、ra公司的Cyclone系列FPGA芯片中的RAM實現(xiàn)，RAM結構配置成212×10類型；3、具體參數要求：頻率控制字K取4位；基準頻率fc=1MHz,由實驗板上的系統(tǒng)時鐘分頻得到；4、系統(tǒng)具有使能功能；5、利用實驗箱上的D/A轉換器件將ROM輸出的數字信號轉換為模擬信號，能夠通過示波器觀察到正弦波形；6、通過開關（實驗箱上的Ki）輸入DDS的頻率和相位控制字，并能用示波器觀察加以驗證；3.2 設計提高部分要求：1、通過按鍵（實驗箱上的Si）輸入DDS的頻率和相位控制字，以擴大頻率控制和相位控制的范圍；(注意：按鍵后有消顫電路)2、能夠同時輸出正余弦兩路正交信號；3、在數碼管上顯示生

10、成的波形頻率；4、充分考慮ROM結構及正弦函數的特點，進行合理的配置，提高計算精度；5、設計能輸出多種波形（三角波、鋸齒波、方波等）的多功能波形發(fā)生器；6、基于DDS的AM調制器的設計；7、自己添加其他功能。四、各基本電路子模塊設計原理4.1 脈沖發(fā)生電路： 由于SmartSOPC實驗系統(tǒng)提供的脈沖為48MHz，因此我們要通過分頻電路得到我們所需要的1KHz，1Hz，0.5Hz和1MHz。分頻電路主要是由2分頻、3分頻、10分頻這3種基本分頻電路以不同形式組合構成。4.1.1 二分頻電路：4.1.1.1二分頻電路圖及封裝圖： 圖（4.1.1）2分頻電路圖 圖（4.1.2）封裝圖 從上圖可以看出

11、，2分頻電路與上周所做EDA2實驗中所用2分頻電路相同，均由D觸發(fā)器構成。4.1.1.2二分頻波形圖：圖（4.1.3）2分頻電路波形圖4.1.2 三分頻電路：4.1.2.1三分頻電路圖及封裝圖： 圖（4.1.4）3分頻電路圖 圖（4.1.5）封裝圖4.1.2.2三分頻波形圖：圖（4.1.6）3分頻電路波形圖4.1.3 十六分頻電路： 16分頻電路由一個8分頻電路與一個2分頻電路串聯(lián)而成，8分頻電路實際是由三個2分頻電路相連而成。由于在之前已經介紹過2分頻電路，因此這邊就不在贅述。4.1.3.1 十六分頻電路圖及封裝圖： 圖（4.1.7）16分頻電路圖 圖（4.1.8）封裝圖4.1.3.2 十六

12、分頻電路波形圖：圖（4.1.9）16分頻電路波形圖4.1.4 十分頻電路：4.1.4.1 十分頻電路圖及封裝圖： 圖（4.1.10）10分頻電路圖 圖（4.1.11）封裝圖4.1.4.2 十分頻電路波形圖：圖（4.1.12）模10計數器電路的波形圖4.1.5 一千分頻電路：1000分頻主要由3個10分頻電路相連而成，原理與10分頻電路相同。4.1.5.1 一千分頻電路圖及封裝圖： 圖（4.1.13）1000分頻電路圖 圖（4.1.14）封裝圖4.1.6 總的脈沖電路圖為：圖（4.1.15）總的脈沖電路圖其封裝圖如下所示：圖（4.1.16）48分頻電路封裝圖4.2頻率預置與調節(jié)電路：4.2.1

13、電路原理： 頻率預置與調節(jié)電路的主要作用是實現(xiàn)頻率控制量的輸入，不變量K被稱為相位增量，也叫頻率控制字。DDS的輸出頻率表達式為。當時，輸出最低頻率為；而DDS的最高輸出頻率由Nyquist采樣定理決定，即，即，此時為最大值。頻率控制字設計的是從0000到1111的四位二進制數，但是為了與相位累加器相匹配，需要定義成12位的二進制數。所以的高8為都要賦零，只需要控制低四位,即的范圍是從000000000000到000000001111。若直接用開關輸入需要4個開關，而SmartSOPC實驗箱提供的只有8個開關，為了節(jié)省開關，本設計利用一個模16計數器來產生頻率控制字。計數頻率采用1Hz，1秒鐘

14、計一次數，通過開關來控制使達到需要頻率控制字4.2.2 電路圖及其封裝圖： 圖（4.2.1）頻率預置與調節(jié)電路圖 圖（4.2.2）封裝圖從上圖可以看出，我們在設計模塊時，用74161設計模16模塊，1Hz信號輸入讓其變化，完成從0000到1111的模16計數。該模塊有清零（qinling）和保持（baochi）端，由開關控制，以便計數到需要值時保持或清零。4.3累加器：4.3.1 累加器的原理：累加器由N位加法器N位寄存器構成，如下圖所示。圖（4.2.3）累加器流程圖其作用是，每來一個時鐘clk，加法器就將頻率控制字與累加寄存器輸出的累加相位數據相加，相加的結果又反饋送至累加寄存器的數據輸入端

15、，以使加法器在下一個時鐘脈沖的作用下繼續(xù)與頻率控制字相加。這樣，相位累加器在時鐘作用下，不斷對頻率控制字進行線性相位累加。4.3.1 累加器的電路圖及封裝圖：圖（4.3.1）累加器電路圖其中，12位加法器由3個全加器7483構成，全加器的輸入為12位2進制數，其中低四位（）對應著輸入看K4、K3、K2、K1，高八為輸入均為0，完成的是將寄存器反饋的數與四位頻率控制字相加的功能。12位寄存器由3個74173構成，分別與全加器的輸出相連，輸出相位寄存后的值一方面送入7483的輸入端，以此不斷地進行以頻率控制字為步長的循環(huán)相位累加；另一方面相位寄存器則在時鐘的控制下把累加的結果作為波形存儲器ROM的

16、地址，實現(xiàn)對波形存儲器ROM的尋址。當累加器加滿量時就會產生一次溢出，完成一個周期性的動作。這個周期也就是DDS信號的一個頻率周期。累加器的電路封裝圖為：圖（4.2.5）累加器的電路封裝圖4.4 波形存儲器（ROM） 波形存儲器（ROM）的原理圖如下圖所示：圖（4.4.1）波形存儲器（ROM）的原理圖波形存儲器（ROM）的相位取樣地址來自于相位累加器輸出的數據這樣就可把存儲在波形存儲器內的波形抽樣值（二進制編碼）經查找表查出，完成相位到幅值轉換。同時，波形存儲器中還可存放不同類種波形的地址，例如正弦波、余弦波、方波、矩形波、鋸齒波、三角波等，這些波均可通過后面的D/A轉換器及低通濾波器將數字信

17、號轉化為模擬信號從而進行連續(xù)信號的輸出與恢復。4.4.1正弦波存儲器（ROM）的設計：正弦波形存儲器，N（12）位的尋址ROM相當于把的正弦信號離散成具有個樣值的序列，波形ROM有D（10）位數據位，所以設置個樣值的值以D位二進制數值固化在ROM中，這里設置D=10，所以ROM中的數據范圍應該從0到1023，但是正弦值只從-1到1，所以要對其進行量化，公式如下所示：其中，為存儲地址，范圍是從0到4095。4.4.2 由量化公式生成mif文件：在4.4.1中我們已經求出了各種波所對應的量化公式，但光有量化公式還不行，我們還要把根據量化公式計算出的存儲數值放到存儲地址當中去，這個地址文件就是mif

18、文件，進而再根據mif文件生成波形存儲器封裝圖。我這以正弦波為例，來說明其操作步驟。首先我們將公式導入到Matlab中，通過編寫程序，將計算好的存儲數據存放在Excel表格中，相關的Matlab程序如下圖所示：圖（4.4.2）sin的Matlab之后我們要創(chuàng)建mif文件，以便把Excel表格中的數據放入，具體操作是：首先在新建中選擇other files中的Memory Initialization File，如下圖（4.4.3）所示，創(chuàng)建文件后根據實驗要求選擇Number of words=4096,Word size=12，如下圖（4.4.4）所示，將Excel中所得波形數據復制到*.mi

19、f文件中，點擊保存即可，如下圖（4.4.5）所示。圖（4.4.3） 圖（4.4.4） 圖（4.4.5）將每個波形的波形數據存儲到*.mif文件中后需要建立其對應的ROM封裝電路，以正弦波為例，具體步驟如下所示：首先要新建Block Diagram/Schematic File文件，雙擊空白區(qū)，在name條中填寫lpm_rom，點擊OK，如下圖（4.4.6）所示；接著在輸出文件類型中選擇VHDL，同時填寫對應ROM文件的文件名，本例中將ROM文件命名為sine_rom，點擊Next，如下圖（4.4.7）所示；分別設置為10bit和4096words，如下圖（4.4.8）所示；勾選，如下圖（4.4

20、.9）所示；在File name中選擇對應*.mif文件路徑，點擊Next,結束創(chuàng)建，如下圖（4.4.10）所示。 圖（4.4.6） 圖（4.4.7） 圖（4.4.8） 圖（4.4.9）圖（4.4.10） 最后即可生成封裝圖。4.4.3 五種波存儲器的封裝圖：圖（4.4.11）五種波存儲器的封裝圖4.5相位調節(jié)模塊4.5.1 相位調節(jié)原理 相位控制模塊實際上是用一個12位的加法器將之前累加器的輸出結果的高四位與四位相位控制字相加，從而構成相位控制模塊。其中清零與保持端分別由開關控制，以便得到所需相位。4.5.2 相位調節(jié)電路圖圖（4.5.1）相位調節(jié)電路圖4.5.3 封裝圖：圖（4.5.2）相

21、位調節(jié)封裝圖4.6 D/A轉換器 D/A轉換器的輸入接著的是波形存儲器的輸出，目的是將數字信號轉換成模擬信號輸出。圖（4.6.1）D/A轉換器4.7 低通濾波器 濾波器的作用是濾除生成的階梯形正弦波中的高頻成分，將其變成光滑的正弦波。圖（4.7.1）低通濾波器4.8 基本要求電路圖：圖（4.8.1）基本要求電路圖上述基本要求電路圖可以完成PPT上老師布置的基本要求。五、提高部分設計：5.1 設計能輸出多種波形（三角波、鋸齒波、方波等）的多功能波形發(fā)生器： 之前介紹過正弦波波形發(fā)生器的設計過程，在提高部分我又設計了余弦波、方波、三角波及鋸齒波的波形發(fā)生器，原理與操作步驟與正弦波波形發(fā)生器相類似。

22、5.1.1 余弦波波形發(fā)生器：余弦波波形發(fā)生器的設計思路與正弦波形存儲器的相類似，只不過在量化公式中將改成即可。其量化公式如下：5.1.2 方波波形發(fā)生器：方波存儲結構相較正弦波與余弦波的較為簡易，這是因為方波的圖象比較簡單，整個圖象存儲數據只對應只有0與1023兩個值，且各占一半，其方波圖形如下所示：圖（5.1.1）方波其量化公式如下：5.1.3 三角波存儲器：三角波的設計只要分成三段，即（0,1023），（1024,3071），（3072,4095）這三段。其存儲結構如下圖所示：圖（5.1.2）三角波其量化公式如下所示：5.1.4 鋸齒波存儲器： 下圖為鋸齒波的存儲結構：圖（5.1.3）鋸

23、齒波其量化公式如下所示：5.1.5 上述波形的Matlab程序：利用Matlab中的編程將存儲數據按各種波形的要求存放在Excel中，相應的Matlab程序如下所示： 圖（5.1.4）cos的Matlab 圖（5.1.5）鋸齒波的Matlab 圖（5.1.6）三角波的Matlab 圖（5.1.7）方波的Matlab5.1.6 封裝圖:圖（5.1.8）4種波形的封裝圖5.2 在數碼管上顯示生成的波形頻率控制字、相位控制字：5.2.1 設計原理：由于在數碼管上產生的只可能是0到9的十進制數，而之前在產生頻率、相位控制字的模塊中我們使用的均是74161，即產生4位二進制模16的數，因此若用此數與譯碼

24、顯示相連，則無法在顯示板上看到正確的結果。于是我們對原有電路進行了修改，我們的想法是：增加一個顯示兩位的十進制BCD碼頻率、相位發(fā)生器，讓其個位的4個二進制數產生09，十位產生的4個二進制01，即8位二進制數出，輸出結果再與譯碼顯示相連，這樣就解決了問題。5.2.2 電路圖：圖（5.2.1）頻率控制字、相位控制字發(fā)生器 上圖所示為8位二進制BCD碼的頻率、相位控制字發(fā)生電路圖。左邊的74160產生的是個位，右邊的74160產生的是十位。兩片74160的輸出分別再與譯碼顯示電路相連就完成了。與譯碼顯示電路相連如下圖所示：圖（5.2.2）上圖中，pl1.4為頻率控制的個位，ph1.4 為頻率控制的

25、個十位，xwl1.4為相位控制字的個位，xwh1.4為相位控制字的十位。5.3 能夠同時輸出正余弦或正弦與其他波形的兩路正交信號：5.3.1 原理： 由于實驗板中只有兩個芯片，因此在示波器上只能觀察到兩路信號波形。其中一路是正弦波，另一路這是剩下的（余弦、方波、三角、鋸齒波）的任意一種。因此我們設計了四選一選擇電路來進行選擇輸出。5.3.2 選擇電路圖：選擇電路如下圖所示：圖（5.3.1）選擇電路圖sj9.0，jc9.0，cos9.0，fb9.0對應的是三角、鋸齒、余弦和方波的輸入，k5，k6為控制開關，控制的是輸出哪一路波形。其對應關系如下表所示：表（5.3.2）開關及其對應關系k5k6選擇

26、輸出的波形00余弦波01三角波10鋸齒波11方波5.3.3 選擇電路封裝圖：圖（5.3.3）選擇電路封裝圖5.4 在數碼管上顯示生成的波形頻率：5.4.1 原理：數碼管的右邊4位我們用來輸出頻率控制字與相位控制字，后面4位我們用來顯示相應的波形頻率。首先我們要設計測評電路來測量頻率。5.4.2 測評電路：測頻就是計算1秒鐘內脈沖的個數。我們利用計數器和鎖存器實現(xiàn)這一功能。由于累加器以頻率控制字K為間隔，從0到4096計數，當累加滿量時就會產生一次溢出，完成一次周期性的動作，這個周期也就是DDS信號的一個頻率周期，故將的累加器的最高位a 11作為測頻電路計數器的脈沖。將1HZ的時鐘信號二分頻，得

27、到0.5Hz。將0.5Hz脈沖送入鎖存器的時鐘端，0.5Hz反相延時后的脈沖送入計數器的清零端。這樣就使計數器在2s的脈沖周期內，1s內清零，1s內計數。由于鎖存器的脈沖和計數器的脈沖是反相的，且有一定的延時，所以當鎖存器有效脈沖來到時，計數器是清零狀態(tài)，鎖存器就鎖存前1s內計數器的計數信號。這樣就完成了1s內的脈沖計數，再將鎖存器的輸出送入譯碼顯示電路，就可以在數碼管上顯示波形頻率了。5.4.2.1測評電路原理圖:圖（5.4.1）原理圖圖（5.4.2）波形圖5.4.2.2測評電路電路圖：圖（5.4.3）測評電路圖圖（5.4.4）測評電路圖5.4.2.3測評電路封裝圖：圖（5.4.5）測評電路

28、封裝圖5.4.3 顯示電路:5.4.3.1顯示電路原理: 顯示電路的設計思想與上周數字鐘中的顯示電路的設計思想相同，電路圖也大致一樣，電路圖大致如下：圖（5.4.6）顯示電路圖5.4.3.2 封裝圖:圖（5.4.7）顯示電路封裝圖5.5 節(jié)省ROM空間：5.5.1 原理： 實驗中，我們根據正弦波形的特殊性，覺得可以用四分之一周期的正弦波形來輸出整個周期的完整正弦波，這樣就可以達到節(jié)省內存的空間的作用。具體實現(xiàn)方法是：將波形存進rom中，為了由僅有的1/4波形產生整個周期的波形，采用地址取反和輸出取反的方法。為了簡化方式，我們將最高的兩位即a11、a10作為選擇，而不另加模4計數器，后十位的前四

29、分之一周期等分為1028份放入rom的存儲空間里，得到如下表格關系：表（5.5.1）最高兩位與輸出關系a11a10地址、數值操作rom輸出00地址、數值均不取反sin1101地址取反，數值不變sin2210地址不表，輸出取反sin3311地址、數值均取反sin44之后我們在講取反操作后的rom輸出值進行一個選擇的組合，通過lpm_mux這個模塊來實現(xiàn)，最后輸出完成的正弦波形。5.5.2取反電路：取反電路是由9個非門構成的，輸入的是a0 到a9十位的地址數據或經過rom空間后的sin0到sin9 的十位二進制數值，其電路圖及封裝圖如下： 圖（5.5.2）取反電路圖 圖（5.5.3）封裝圖5.5.

30、3 四片rom存儲電路：圖（5.5.4）四片rom存儲電路 上圖中，sin1_rom空間里存放著的是四分之一周期的數據地址及其對應著的數值，sin119.0代表著的是第一個四分之一周期的波形數值；sin229.0代表著的是第二個四分之一周期的波形數值，其先進行了地址取反；sin339.0代表著的是第三個四分之一周期的波形數值，其進行了數值取反的操作；sin449.0代表著的是第四個四分之一周期的波形數值，其不僅地址取反而且數值也取反了。5.5.4選擇組合電路：圖（5.5.5）選擇組合電路 圖中，將4個四分之一周期的修改后的sin波形作為lpm_rom的輸入，o11.10作為選擇并輸出，最終輸出

31、的sin9.0為四段組合過后的波形。5.5.5 節(jié)省rom空間總電路：圖（5.5.6）節(jié)省rom空間總電路六、總電路圖：圖（6）總電路圖七、正在設計但還沒實現(xiàn)的電路：7.1 AM調幅電路由于前面的電路完成還算順暢，我們又繼續(xù)設計了AM調幅電路，在這里我們遇到了比較大的困難，我們發(fā)現(xiàn)電路圖的連接比較麻煩，元器件都是內部原理比較復雜的模塊，想像之前通過理論搭接電路實物連接出成果的難度較大，于是我們想換個方法，我們決定用VHDL語言來做，在第四天我們花了很長的時間自學語言，用編程語言的方式逐步設計好各個模塊，但在最后一天的調試中出現(xiàn)了一些問題，包絡線的波形不好，沒有包絡的形狀仍為原來的正弦波形，已調

32、波上下等幅振蕩，感覺是過幅調制，為此，我們在這向老師說說我們的設計的過程，希望老師給與一些建議。7.1.1 設計思想：圖（7.1.1）AM電路的結構框圖 在標準幅度調制器（AM）中，設載波信號為：調制信號為：則標準調幅波信號為： （1） （2） （3）7.1.2 的設計： 的設計與基本電路中產生余弦波的方式大致相同，均是又累加器、ROM存儲器構成，不同的是這里的頻率控制字我們賦給了定值1111，其電路圖如下所示：圖（7.1.2）的設計電路圖7.1.3乘法運算電路的設計： 乘法運算電路完成的是調制信號與調幅度的相乘，我們這避開了繁瑣的食物電路的連接，用VHDL語言來編寫，其程序如下：LIBRAR

33、Y ieee;USE ieee.std_logic_1164.ALL;USE ieee.std_logic_arith.ALL;USE ieee.std_logic_signed.ALL; /有符號庫文件entity mul104 is /定義實體port(a: in std_logic_vector(9 downto 0); /定義輸入量a b: in std_logic_vector(3 downto 0); res: out std_logic_vector(13 downto 0); /定義輸出量resend mul104;architecture t1 of mul104 is /定

34、義結構體signal aint: signed(9 downto 0); /定義符號數aintsignal bint: signed(3 downto 0);signal zz: signed(13 downto 0);beginaint<=signed(a); /給aint賦值為有符號數a的值bint<=signed(b); /給bint賦值為有符號數b的值zz<=aint*bint; /完成兩者相乘運算res<=std_logic_vector(zz); end t1;7.1.4 加法運算電路的設計： 加法電路完成的是量化值與乘法運算電路結果的相加，VHDL語言如下

35、：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_signed.all;entity plus1414 is /實體的定義 port(op1:in std_logic_vector(13 downto 0); /輸入量op1的定義 op2:in std_logic_vector(13 downto 0); co:out std_logic_vector(13 downto 0); /輸出量co的定義end entity plus1414;architecture art of plus1414 is /定義結構體 sign

36、al temp: std_logic_vector(13 downto 0);beginco<=op1+op2; /完成兩數的相加end architecture art;7.1.5 總調幅電路圖：圖（7.1.3）調幅電路總圖7.1.6 問題的分析：輸出的波形效果不好，我覺得問題可能主要出現(xiàn)在量化這個模塊上了。在基本電路中量化的概念主要指的是將-11的值用01024表示，比如-1可以表示成0,1可以表示成1024。我們這邊的量化并不是單純的加1，自己對量化這個概念的理解還不夠深刻，導致載波和已調波的波形始終無法相協(xié)調構成包絡的形狀，自己回去還要好好學習修改。也希望老師給出一些寶貴建議。八

37、、實驗中遇到的問題及解決辦法:8.1 頻率字與頻率顯示電路的計數進制不同的問題 控制電路的設計中，由于頻率字與頻率顯示電路的計數進制不同（頻率字為4位二進制，頻率顯示電路顯示的是十進制），因此需要采用兩片74160器件，在產生模16的BCD數時同時另外產生其相對應的兩個8位的二進制數，每位只顯示09的二進制數，再將這兩位送入譯碼顯示輸入端，從而實現(xiàn)了用兩位顯示器數據表示4位二進制的功能，解決進制轉化的問題。8.2 頻率的顯示問題 測頻電路的實現(xiàn)頗費一番周折。首先，我們先將測頻的意義搞懂，明白其實質上是一個加法器，利用地址碼最高位的變化來控制。但將電路仿真下載后卻發(fā)現(xiàn)雖然計數正常，但顯示器卻無法

38、穩(wěn)定。后來再請教老師后得知由于頻率較大而使顯示其變化較快。在老師的啟發(fā)下，我們用一個寄存器將一秒鐘結束時的頻率記錄下來送至顯示電路，即使得測頻顯示正常。九、仿真下載：當整個電路設計完成后，進行模擬仿真，觀察波形。選擇“File-New”，打開“other files”標簽項，選擇“Vector Waveform File”。在談出對話框右邊“Name”下的空白框里雙擊鼠標，在新彈出的對話框里點擊“Node Finder”按鈕。在新對話框中的“Filter”中選擇“Pins:all”后，點擊“Pins:all”后點擊“l(fā)ist”按鈕，則“Nodes Found”對話框中列出了本工程的所有輸入輸出節(jié)點。雙擊所要節(jié)點，則右邊的“selected nodes”框中出現(xiàn)了所選的節(jié)點。點擊“OK”， 再點擊“OK”，完成節(jié)點的添加。再設置時鐘脈沖后，點擊進行波形仿真觀察波形。將編譯好的程序下載到芯片之前要進行管腳分配。選擇“Assignments-Pins”,打開管腳分配對話框。在TO欄中，輸入各管腳的名稱，在Location下輸入相應的管腳。選擇“File-Save”來保存分配，然后關閉“Assignment Editor”。選擇“Assignments-Setting”，打開De