第一章認(rèn)識(shí)數(shù)字系統(tǒng)設(shè)計(jì)開(kāi)發(fā)環(huán)境

1、FPGA/CPLD應(yīng)用技術(shù)（Verilog語(yǔ)言版）全國(guó)高職高專(zhuān)院校規(guī)劃教材精品與示范系列王靜霞 主編 余菲 溫國(guó)忠 副主編任務(wù)1 基于原理圖實(shí)現(xiàn)的基本門(mén)電路設(shè)計(jì) n采用可編程邏輯器件進(jìn)行2輸入端與非門(mén)電路的設(shè)計(jì)，首先必須要準(zhǔn)備軟件和硬件設(shè)計(jì)環(huán)境。n所需軟件環(huán)境：Quartus II集成開(kāi)發(fā)環(huán)境。n所需硬件環(huán)境：計(jì)算機(jī)和EDA (電子設(shè)計(jì)自動(dòng)化Electronic Design Automatic)教學(xué)實(shí)驗(yàn)開(kāi)發(fā)系統(tǒng)。 第一章 認(rèn)識(shí)數(shù)字系統(tǒng)設(shè)計(jì)開(kāi)發(fā)環(huán)境1) 新建工程新建工程(1)啟動(dòng)Quartus II軟件，出現(xiàn)如圖所示的Quatus II啟動(dòng)界面。1) 新建工程新建工程(2)創(chuàng)建工程N(yùn)AND2，

2、在“File”下拉菜單中選取“New Project Wizard”，出現(xiàn)如圖1.3所示的工程向?qū)Т翱冢谠摯翱谥兄付üぷ髂夸?、工程名稱(chēng)和頂層模塊名稱(chēng)。1) 新建工程新建工程(3)在圖中點(diǎn)擊“Next”按鈕，則會(huì)出現(xiàn)如圖1.4所示的“Add Files”添加文件窗口，可以將已經(jīng)存在的輸入文件添加到新建的工程中，該步驟也可以在后面完成，這里直接點(diǎn)擊“Next”，出現(xiàn)如圖1.5所示的選擇器件窗口。1) 新建工程新建工程(4) 在如圖所示窗口中選擇使用的器件系列和具體器件，這里選擇ACEX系列器件EP1K100QC208-3作為示例。 2) 設(shè)計(jì)輸入設(shè)計(jì)輸入（1）在“File”下拉菜單中選取“New

3、”，出現(xiàn)如圖所示的設(shè)計(jì)輸入類(lèi)型選擇窗口，選擇設(shè)計(jì)輸入類(lèi)型為Block Diagram/Schematic File，出現(xiàn)如圖所示的原理圖編輯窗口。2) 設(shè)計(jì)輸入設(shè)計(jì)輸入(2) 在圖1.9所示的原理圖輸入窗口中雙擊鼠標(biāo)左鍵，出現(xiàn)如圖1.10所示的符號(hào)窗口。2) 設(shè)計(jì)輸入設(shè)計(jì)輸入(3) 引入邏輯門(mén)，在如圖1.10所示的符號(hào)窗口的“Name”欄中輸入“nand2”，“Libaries”欄中出現(xiàn)所選擇的器件名稱(chēng)，右邊空白處出現(xiàn)2輸入與非門(mén)的符號(hào)，如圖1.11所示，點(diǎn)擊“OK”，將該符號(hào)引入原理圖編輯窗口。用同樣的方法，在原理圖中引入兩個(gè)輸入引腳符號(hào)input和一個(gè)輸出引腳符號(hào)output。 2) 設(shè)計(jì)

4、輸入設(shè)計(jì)輸入(4) 更改輸入、輸出引腳的名稱(chēng)，在PIN_NAME處雙擊鼠標(biāo)左鍵，進(jìn)行更名，兩個(gè)輸入輸入引腳分別為A和B，輸出引腳為F。(5) 點(diǎn)擊左側(cè)快捷工具欄中的直交節(jié)點(diǎn)連線工具進(jìn)行連線：將A、B腳連接到與非門(mén)的輸入端，C腳連接到與非門(mén)的輸出端，如圖1.12所示。 3) 工程編譯工程編譯選擇菜單“Processing”下的“Start Compilation”，或者單擊位于工具欄的編譯按鈕，完成工程的編譯，如圖1.15所示。 4) 設(shè)計(jì)仿真設(shè)計(jì)仿真 （1）建立波形文件。選擇“File”菜單下的“New”命令，在彈出的窗口中選擇 “Vector Waveform File”，新建仿真波形文件，

5、如圖1.18所示。出現(xiàn)波形文件編輯窗口，點(diǎn)擊“File”菜單下的“Save as”選項(xiàng)，將該波形文件另存為“work1.vwf”。（2）添加觀察信號(hào)。在波形文件編輯窗口的左邊空白處單擊鼠標(biāo)右鍵，選擇“Insert”選項(xiàng)下的“Insert Node or Bus”命令，如圖1.19所示，出現(xiàn)如圖1.20所示的“Insert Node or Bus”窗口。 4) 設(shè)計(jì)仿真設(shè)計(jì)仿真 （3）添加激勵(lì)。通過(guò)拖曳波形，產(chǎn)生想要的激勵(lì)輸入信號(hào)。通過(guò)如圖1.23所示的波形控制工具條為波形圖添加輸入信號(hào)，2輸入與非門(mén)的兩個(gè)輸入端的激勵(lì)信號(hào)如圖1.24所示。 4) 設(shè)計(jì)仿真設(shè)計(jì)仿真 （4）功能仿真。添加完激勵(lì)信號(hào)

6、后，保存波形文件。選擇“Processing”菜單下的“Simulator Tool”選項(xiàng)，出現(xiàn)如圖1.25所示的仿真工具對(duì)話框。 4) 設(shè)計(jì)仿真設(shè)計(jì)仿真 （5）時(shí)序仿真。在圖1.25所示的仿真工具對(duì)話框中的“Simulation mode”選為“Timing”模式，進(jìn)行時(shí)序仿真，仿真結(jié)果如圖1.27所示。5) 器件編程與配置器件編程與配置 （1）器件選擇。選擇“Assignments”菜單中的“Device”選項(xiàng)，打開(kāi)器件設(shè)置對(duì)話框，如圖1.28所示，選用ACEX系列器件EP1K100QC208-3。 5) 器件編程與配置器件編程與配置 （2）引腳選擇。選擇“Assignments”菜單中的

7、“Pins”選項(xiàng)，打開(kāi)引腳設(shè)置對(duì)話框，如圖1.29所示，用鼠標(biāo)左鍵分別雙擊相應(yīng)引腳的“Location”列，選擇需要配置的引腳。5) 器件編程與配置器件編程與配置 （3）燒寫(xiě)器件。將開(kāi)發(fā)板 Jtag口與電腦的并行口相連，接通開(kāi)發(fā)板電源。在 Tools 菜單下，選擇“Programmer”命令， 打開(kāi) Quartus II Programmer 工具，如圖1.30所示。1.1 Quartus II 集成開(kāi)發(fā)環(huán)境 nQuartus II集成開(kāi)發(fā)環(huán)境是一個(gè)基于Altera器件進(jìn)行邏輯電路設(shè)計(jì)的體系結(jié)構(gòu)化的完整集成環(huán)境，提供了功能強(qiáng)大的設(shè)計(jì)處理能力，可以使設(shè)計(jì)更好地用Altera可編程邏輯器件實(shí)現(xiàn)。n

8、Quartus II軟件提供是Altera提供的完整的多平臺(tái)設(shè)計(jì)環(huán)境，能夠直接滿足特定設(shè)計(jì)需要，為可編程芯片系統(tǒng)(SOPC)提供全面的設(shè)計(jì)環(huán)境。nQuartus II是Altera公司新一代的EDA設(shè)計(jì)工具，由該公司早先的MAXPLUS II演變而來(lái)，不僅繼承了其優(yōu)點(diǎn)，更提供了對(duì)新器件和新技術(shù)的支持，使設(shè)計(jì)者能夠輕松和全面地進(jìn)行設(shè)計(jì)的每一個(gè)環(huán)節(jié)。1Quartus II 開(kāi)發(fā)環(huán)境的特性1.1 Quartus II 集成開(kāi)發(fā)環(huán)境 Quartus II集成開(kāi)發(fā)環(huán)境的設(shè)計(jì)流程 設(shè)計(jì)輸入設(shè)計(jì)輸入完成設(shè)計(jì)的輸入；設(shè)計(jì)輸入可以有多種形式綜合綜合完成設(shè)計(jì)綜合，生成綜合網(wǎng)表文件布局布線布局布線完成綜合網(wǎng)表文件到

9、器件的布局布線時(shí)序分析時(shí)序分析完成綜合后電路的時(shí)序分析仿真仿真完成電路的仿真，包括功能仿真和時(shí)序仿真兩種工具器件編程與配置器件編程與配置完成生成器件下載文件約束輸入約束輸入完成約束的輸入；如速度約束、面積與速度的優(yōu)先關(guān)系、引腳設(shè)置設(shè)計(jì)輸入可以有多種形式文本編輯器塊與符號(hào)編輯器宏向?qū)Р寮芾砥鞣峙渚庉嬈饕_規(guī)劃器設(shè)置對(duì)話框布局圖編輯器設(shè)計(jì)分割窗口分析和綜合器RTL查看器輔助工具布局布線器分配編輯器布局圖編輯器增量布局連線工具芯片編輯器Fitter工具時(shí)序分析報(bào)告窗口技術(shù)映射查看器仿真器波形編輯器匯編器編程器轉(zhuǎn)換編程文件1.2可編程邏輯器件基本原理n可編程邏輯器件 ( Programmable L

10、ogic Device ) 簡(jiǎn)稱(chēng)PLD，是一種通用大規(guī)模集成電路，用于LSI和VLSI設(shè)計(jì)中，采用軟件和硬件相結(jié)合的方法設(shè)計(jì)所需功能的數(shù)字系統(tǒng)。nPLD的優(yōu)點(diǎn)： 價(jià)格較便宜 操作簡(jiǎn)便 修改方便可編程邏輯器件PLD低密度可編程邏輯器件（LDPLD）高密度可編程邏輯器件（HDPLD）PROMPLAPALGALEPLDCPLDFPGA2產(chǎn)品分類(lèi)nPROM： Programmable Read-Only Memory nPLA：(Programmable Logic Array)是可編程邏輯陣列的簡(jiǎn)稱(chēng)，PLA的邏輯結(jié)構(gòu)是基于“與”、“或”表達(dá)式的，其內(nèi)部是由與門(mén)、或門(mén)、三態(tài)門(mén)等夠成的邏輯陣列。nPAL

11、： Programmable Array LogicnGAL：通用陣列邏輯（General Array Logic） nEPLD：EPLD (Erasable Programmable Logic Device)是利用CMOS EPROM的技術(shù)所制成的一種PAL nCPLD：Complex Programmable Logic Devices nFPGA: Field Programmable Gate Array即現(xiàn)場(chǎng)可編程門(mén)陣列，屬于可編程邏輯器件的一種，在20世紀(jì)90年代獲得突飛猛進(jìn)的發(fā)展，到目前已成為系統(tǒng)設(shè)計(jì)的主流平臺(tái)之一。1.1PLD基本原理與陣列或陣列PLD中陣列交義點(diǎn)上有3種連接

12、方式：硬線連接、接通連接和斷開(kāi)連接。1.2.0輸入輸入/反饋緩沖單元表示法反饋緩沖單元表示法nPLD的輸入緩沖器和反饋緩沖器都采用互補(bǔ)的輸出結(jié)構(gòu)，以產(chǎn)生原變量和反變量?jī)蓚€(gè)互補(bǔ)的信號(hào)，如圖1.1.10所示。A是輸入，B和C是輸出，真值表如表1.1.1所示。 AB C010 11 0圖1.1.10 PLD緩沖器 表1.1.1 PLD緩沖器真值表 從真值表可見(jiàn)：BA ，C 1.2.0PLD與門(mén)表示法與門(mén)表示法n與陣列是PLD中的基本邏輯陣列，它們由若干個(gè)與門(mén)組成，每個(gè)與門(mén)都是多輸入、單輸出形式。以三輸入與門(mén)為例，其PLD表示法如圖1.1.11所示，圖中DA * B * C 圖1.1.11 3輸入端的

13、PLD與門(mén)1.2.0PLD或門(mén)表示法或門(mén)表示法n或陣列也是PLD中的基本邏輯陣列，它們由若干個(gè)或門(mén)組成，每個(gè)或門(mén)都是多輸入、單輸出形式。以4輸入或門(mén)為例，其PLD表示法如圖1.1.14所示，圖中YP1P3P4 圖1.1.14 4輸入端的PLD或門(mén)n例：一個(gè)PLD異或門(mén)電路如圖1.1.15所示。圖中 圖1.1.15 PLD異或門(mén)連接圖 1.2.1 簡(jiǎn)單PROM結(jié)構(gòu)n早期的可編程邏輯器件只有可編程只讀存貯器(PROM)、紫外線可按除只讀存貯器(EPROM)和電可擦除只讀存貯器(EEPROM)三種。由于結(jié)構(gòu)的限制，它們只能完成簡(jiǎn)單的數(shù)字邏輯功能。 1.2.2PALn基于熔絲1.2.3PLA1.2.5

14、 產(chǎn)品總結(jié)n小節(jié):1.只能對(duì)或邏輯編程的為PROM(包括PROM,EPROM,EEPROM)原理基于熔絲,紫外線揮發(fā)電荷,或者浮柵。2.只能對(duì)與陣列編程的是PAL，再PAL基礎(chǔ)上增加觸發(fā)器和MUX等輸出單元就是GAL。3.與或邏輯都可以編程的是PLA ，這個(gè)也是乘積項(xiàng)技術(shù)，如果在PLA的基礎(chǔ)上增加觸發(fā)器和MUX等輸出單元一般稱(chēng)作CPLD4.采用LUT結(jié)構(gòu)的稱(chēng)為FPGAnCPLD 與 FPGA可編程邏輯器件可編程邏輯器件問(wèn)題n1.圖a中有哪些元素？n2.請(qǐng)區(qū)分prom、pal、gal、pla、cpld、fpgan3.說(shuō)明可編程邏輯器件的作用？1.3.1復(fù)雜可編程邏輯器件CPLDn特點(diǎn)：采用電可擦

15、除，無(wú)需編程器n結(jié)構(gòu)特點(diǎn)：與GAL類(lèi)同，加以改進(jìn)n輸入/輸出單元（IOC）n通用邏輯模塊（GLB）n可編程布線區(qū)：全局布線區(qū)（GRP），輸出布線區(qū)（ORP）nGLB結(jié)構(gòu)及功能：與GAL類(lèi)似nIOC結(jié)構(gòu)及功能：8種工作方式CPLD可分為三塊結(jié)構(gòu)宏單元（Marocell)可編程連線（PIA)I/O控制塊 2.1 可編程邏輯器件原理CPLDCPLD的內(nèi)部結(jié)構(gòu)的內(nèi)部結(jié)構(gòu)（Product-Term)宏單元結(jié)構(gòu)宏單元結(jié)構(gòu)n工藝：CMOS-SRAMn擦除方式：與SRAM相同n基本結(jié)構(gòu)：邏輯單元陣列結(jié)構(gòu)（可編程）n特點(diǎn)：功耗低，集成度高（3萬(wàn)門(mén)/片）， 信號(hào)傳輸時(shí)間不可預(yù)知next1.3.2FPGA（Fiel

16、d Programmable Gate Array）n結(jié)構(gòu)特點(diǎn)n輸入/輸出模塊（IOB）：輸入或輸出可設(shè)置n可編程邏輯模塊（CLB）：含組合邏輯和觸發(fā)器n互連資源（IR）：金屬線，可編程接點(diǎn)/開(kāi)關(guān)n利用EPROM存放編程數(shù)據(jù)n輸入/輸出模塊（IOB）邏輯原理n可配置邏輯模塊（CLB）n性能特點(diǎn)n設(shè)計(jì)靈活性強(qiáng)，適用性廣n傳輸延遲時(shí)間不定，速度低，保密性查找表（查找表（Look-Up-Table)的原理的原理l 查找表（查找表（Look-Up-Table)簡(jiǎn)稱(chēng)為簡(jiǎn)稱(chēng)為L(zhǎng)UT，LUT本質(zhì)本質(zhì)上就是一個(gè)上就是一個(gè)RAM。l 目前目前FPGA中多使用中多使用4輸入的輸入的LUT，所以每一個(gè)，所以每一個(gè)L

17、UT可以看成一個(gè)有可以看成一個(gè)有4位地址線的位地址線的16x1的的RAM。 l 當(dāng)用戶通過(guò)原理圖或當(dāng)用戶通過(guò)原理圖或HDL語(yǔ)言描述了一個(gè)邏輯電語(yǔ)言描述了一個(gè)邏輯電路以后，路以后，PLD/FPGA開(kāi)發(fā)軟件會(huì)自動(dòng)計(jì)算邏輯電開(kāi)發(fā)軟件會(huì)自動(dòng)計(jì)算邏輯電路的所有可能的結(jié)果，并把結(jié)果事先寫(xiě)入路的所有可能的結(jié)果，并把結(jié)果事先寫(xiě)入RAM,這這樣，每輸入一個(gè)信號(hào)進(jìn)行邏輯運(yùn)算就等于輸入一樣，每輸入一個(gè)信號(hào)進(jìn)行邏輯運(yùn)算就等于輸入一個(gè)地址進(jìn)行查表，找出地址對(duì)應(yīng)的內(nèi)容，然后輸個(gè)地址進(jìn)行查表，找出地址對(duì)應(yīng)的內(nèi)容，然后輸出即可出即可 LUT實(shí)現(xiàn)原理實(shí)現(xiàn)原理下面是一個(gè)下面是一個(gè)4輸入與門(mén)的例子：輸入與門(mén)的例子：實(shí)際邏輯電路實(shí)際

18、邏輯電路LUT的實(shí)現(xiàn)方式的實(shí)現(xiàn)方式 a,b,c,d 輸入輸入邏輯輸出邏輯輸出地址地址RAM中存儲(chǔ)中存儲(chǔ)的內(nèi)容的內(nèi)容00000000000001000010.0.01111111111 基于基于LUT的的FPGA的結(jié)構(gòu)的結(jié)構(gòu) FPGA應(yīng)用場(chǎng)合應(yīng)用場(chǎng)合n單板復(fù)雜數(shù)字邏輯單板復(fù)雜數(shù)字邏輯nICIC驗(yàn)證驗(yàn)證n核心處理器件：通信系統(tǒng)，圖像處核心處理器件：通信系統(tǒng)，圖像處理等領(lǐng)域具有不可比擬的優(yōu)勢(shì)，并理等領(lǐng)域具有不可比擬的優(yōu)勢(shì)，并已滲透到傳統(tǒng)已滲透到傳統(tǒng)DSPDSP領(lǐng)域領(lǐng)域1.4 可編程邏輯器件開(kāi)發(fā)工具 1.4.1 開(kāi)發(fā)軟件開(kāi)發(fā)軟件Altera: MAXPLUS II（上一代開(kāi)發(fā)工具，最（上一代開(kāi)發(fā)工具，

19、最成功的開(kāi)發(fā)環(huán)境之一）成功的開(kāi)發(fā)環(huán)境之一） Quartus II （新一代開(kāi)發(fā)環(huán)境）（新一代開(kāi)發(fā)環(huán)境）Xilinx： Foundation （上一代開(kāi)發(fā)工具）（上一代開(kāi)發(fā)工具） ISE （新一代開(kāi)發(fā)環(huán)境）（新一代開(kāi)發(fā)環(huán)境）n直觀，易于上手直觀，易于上手n效率高效率高n可讀性差可讀性差n可維護(hù)性、可移植性可維護(hù)性、可移植性差差n一般用于小規(guī)模設(shè)計(jì)一般用于小規(guī)模設(shè)計(jì)n適于新學(xué)者與非專(zhuān)業(yè)適于新學(xué)者與非專(zhuān)業(yè)人士人士n抽象，需要學(xué)習(xí)掌握抽象，需要學(xué)習(xí)掌握n效率相對(duì)較低效率相對(duì)較低n可讀性好可讀性好n可維護(hù)性、可移植性好可維護(hù)性、可移植性好n可用于任何規(guī)模設(shè)計(jì)可用于任何規(guī)模設(shè)計(jì)n推薦的設(shè)計(jì)方法推薦的設(shè)計(jì)方

20、法原理圖設(shè)計(jì)原理圖設(shè)計(jì) vs 硬件描述語(yǔ)言硬件描述語(yǔ)言1.4.2 Quartus設(shè)計(jì)工具設(shè)計(jì)工具nQuartus是Altera的新一代設(shè)計(jì)開(kāi)發(fā)軟件，支持APEX20K、APEX、Excalibur、Mercury以及Stratix等新器件系列。為了縮短設(shè)計(jì)周期和降低設(shè)計(jì)復(fù)雜度，Quartus 含有工作組計(jì)算、集成邏輯分析功能、EDA工具集成、多過(guò)程支持、增強(qiáng)重編譯和IP集成等特性。nQuartus軟件加強(qiáng)了網(wǎng)絡(luò)功能，它具有最新的Internet技術(shù)，設(shè)計(jì)人員可以直接通過(guò)Internet獲得 Altera的技術(shù)支持。 Xilinx的可編程邏輯器件設(shè)計(jì)工具 n1. ISE 5.x的特點(diǎn)的特點(diǎn)n X

21、ilinx 是最大的FPGA/CPLD 生產(chǎn)商之一，其設(shè)計(jì)開(kāi)發(fā)的軟件也不斷升級(jí)換代，已從Foundation系列發(fā)展到目前的ISE 5.x系列。ISE（Integrated System Configuration）是集成綜合環(huán)境的簡(jiǎn)稱(chēng)，是Xilinx提供的一套工具集，其集成的設(shè)計(jì)工具可以完成整個(gè)FPGA/CPLD的開(kāi)發(fā)過(guò)程。ISE 5.x支持幾乎所有的 Xilinx FPGACPLD主流器件。 （2）綜合工具nISE集成的綜合工具主要有 Synplicity公司的 Synplify/synplify Pro，Synopsys公司的FPGA Compiler IIExpress，Exempla

22、r Logic公司的 LeonardoSpectrum和 Xilinx ISE中的 XST等。nSynplify/synplify Pro的綜合結(jié)果往往面積較小，速度較快。結(jié)合Synplicity公司的 Amplify物理約束功能，對(duì)很多設(shè)計(jì)能大幅度地減少資源，優(yōu)化面積達(dá)到30以上。（2）綜合工具nFPGA Express的綜合結(jié)果比較忠實(shí)于原設(shè)計(jì)，其升級(jí)版本FPGA Compiler II是最好的ASIC/FPGA設(shè)計(jì)工具之一。需要指出的是ISE 5.x系列不再直接集成FPGA Express綜合工具。nMentor的子公司 Exemplar Logic出品的LeonardoSpectrum的綜合優(yōu)化能力也非常高，對(duì)Xilinx器件的支持較好。nXST（Xilinx Synthesis Technology