EDA技術(shù)及應(yīng)用朱正偉課后習(xí)題答案

1、第五章1.試說(shuō)明實(shí)體端口模式BUFFER和INOUT的不同之處？2.VHDL的數(shù)據(jù)對(duì)象有哪幾種？它們之間有什么不同？3.說(shuō)明下列各定義的意義： SIGNAL a , b , c : BIT : =0; CONSTANT TIME1 , TIME2 : TIME : 20ns ;VARIABLE x , y , z : STD_LOGIC ：=x;4.什么是重載函數(shù)？重載運(yùn)算符有何用處？如何調(diào)用重載運(yùn)算符函數(shù)？5.數(shù)據(jù)類型BIT INTEGER BOOLEAN分別定義在哪個(gè)庫(kù)中？哪些庫(kù)和程序包總是可見(jiàn)的？6.函數(shù)和過(guò)程有什么區(qū)別？7.若在進(jìn)程中加入WAIT語(yǔ)句，應(yīng)注意哪幾個(gè)方面的問(wèn)題？8.哪些情

2、況下需用到程序包STD_LOGIC_UNSIGNED?試舉一例。9.為什么說(shuō)一條并行賦值語(yǔ)句可以等效為一個(gè)進(jìn)程？如果是這樣的話，怎樣實(shí)現(xiàn)敏感信號(hào)的檢測(cè)？10.比較CASE語(yǔ)句和WITH_SELECT語(yǔ)句，敘述它們的異同點(diǎn)？11.將以下程序段轉(zhuǎn)換為WHEN_ELSE語(yǔ)句： PROCESS (a , b ,c ,d) BEGIN IF a=0AND b=1THEN NEXT1 =1101; ELSEIF a=0THEN NEXT1 =d; ELSEIF b=1THEN NEXT1 =c; ELSE NEXT1 =1011; END IF; END PROCESS;12.試用并行信號(hào)賦值語(yǔ)句分別描述

3、下列器件的功能：(1) 3-8譯碼器(2) 8選1數(shù)據(jù)選擇器13.利用生成語(yǔ)句描述一個(gè)由幾個(gè)一位全加器構(gòu)成n位加法器(n的默認(rèn)值為4)。14.用VHDL設(shè)計(jì)輸出占空比為50%的1000分頻器。參考答案1. 答： BUFFER端口：緩沖模式，具有讀功能的輸出模式，即信號(hào)輸出到實(shí)體外部，但同時(shí)也在內(nèi)部反饋使用，不允許作為雙向端口使用。而INOUT端口：雙向模式，即信號(hào)的流通是雙向的,既可以對(duì)此端口賦值，也可以通過(guò)此端口讀入數(shù)據(jù)。2.答：VHDL的數(shù)據(jù)對(duì)象有三種：信號(hào)、變量、常量。 它們之間的的區(qū)別如下：信號(hào)賦值至少有延時(shí)，而變量和常量沒(méi)有;信號(hào)除當(dāng)前值外，有許多相關(guān)信息，變量只有當(dāng)前值，常量的值在

4、設(shè)計(jì)實(shí)體中始終不變;進(jìn)程對(duì)信號(hào)敏感而對(duì)變量及常量不敏感;信號(hào)可以是多個(gè)進(jìn)程的全局信號(hào)，變量只在定義它們的順序域可見(jiàn)，而常量的使用范圍取決于它被定義的位置;信號(hào)是硬件連線的抽象描述信號(hào)賦值，賦值符號(hào) = 而變量和常量的賦值符號(hào) :=。3.答：定義3個(gè)位數(shù)據(jù)類型的信號(hào)a、b、c,它們?nèi)≈禐?； 定義2個(gè)時(shí)間數(shù)據(jù)類型的常量TIME1、TIME2,它們值為20ns; 定義3個(gè)標(biāo)準(zhǔn)邏輯位 STD_LOGIC數(shù)據(jù)類型的變量x、y、z,它們的值是強(qiáng)未知的。 4.答：為了方便各種不同數(shù)據(jù)類型間的運(yùn)算，VHDL允許用戶對(duì)原有的基本操作符重新定義，賦予新的含義和功能，從而建立一種新的操作符，這就是重載操作符，定義

5、這種操作符的函數(shù)成為重載函數(shù)。重載運(yùn)算符的作用是為了方便各種不同的數(shù)據(jù)類型間的運(yùn)算。要調(diào)用重載運(yùn)算符函數(shù)，先要在程序包中進(jìn)行函數(shù)體的定義，調(diào)用的格式如下 ： x =函數(shù)名（參數(shù)1，參數(shù)2，） 參數(shù)個(gè)數(shù)和類型及所定義的函數(shù)要保持一致。5.答：數(shù)據(jù)類型BIT INTEGER BOOLEAN均定義在STD庫(kù)中。IEEE庫(kù)和程序包STD_LOGIC.1164 、STD_LOGIC_UNSIGNED、STD_LOGIC_SIGNED、STD_LOGIC_ARITH等總是可見(jiàn)的。 6.答：子程序有兩種類型，即過(guò)程（PROCEDURE)和函數(shù)（FUNCTION)。它們的區(qū)別在于：過(guò)程的調(diào)用可以通過(guò)其界面獲得

6、多個(gè)返回值，而函數(shù)只能返回一個(gè)值；在函數(shù)入口中，所有參數(shù)都是輸入?yún)?shù)，而過(guò)程有輸入?yún)?shù)、輸出參數(shù)和雙向參數(shù)；過(guò)程一般被看作一種語(yǔ)句結(jié)構(gòu)，而函數(shù)通常是表達(dá)式的一部分；過(guò)程可以單獨(dú)存在，而函數(shù)通常作為語(yǔ)句的一部分調(diào)用。 7.答：應(yīng)注意以下問(wèn)題：已列出敏感信號(hào)的進(jìn)程中不能使用任何形式的WAIT語(yǔ)句；一般情況下，只有WAIT UNTIL格式的等待語(yǔ)句可以被綜合器所接受，其余語(yǔ)句格式只能在VHDL仿真器中使用；在使用WAIT ON語(yǔ)句的進(jìn)程中，敏感信號(hào)量應(yīng)寫在進(jìn)程中的WAIT ON語(yǔ)句后面；在不使用WAIT ON語(yǔ)句的進(jìn)程中，敏感信號(hào)量應(yīng)在開(kāi)頭的關(guān)鍵詞PROCESS后面的敏感信號(hào)表中列出。8.答：調(diào)用數(shù)

7、據(jù)類型變換函數(shù)或重載運(yùn)算符函數(shù)時(shí)；定義UNSIGNED類型的數(shù)據(jù)時(shí)。舉例如下： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; IF temp=THEN temp:= ; ELSE temp:=temp+16;END IF;9答：因?yàn)樾盘?hào)賦值語(yǔ)句的共同點(diǎn)是賦值目標(biāo)必須都是信號(hào)，所有賦值語(yǔ)句及其它并行語(yǔ)句一樣，在結(jié)構(gòu)體內(nèi)的執(zhí)行是同時(shí)發(fā)生的，及它們的書(shū)寫順序沒(méi)有關(guān)系，所以每一信號(hào)賦值語(yǔ)句都相當(dāng)于一條縮寫的進(jìn)程語(yǔ)句。由于這條語(yǔ)句的所有輸入信號(hào)都被隱性地列入此縮寫進(jìn)程的敏感信號(hào)表中，故任何信號(hào)的變化

8、都將相關(guān)并行語(yǔ)句的賦值操作，這樣就實(shí)現(xiàn)了敏感信號(hào)的檢測(cè)。 10.答：相同點(diǎn)：CASE語(yǔ)句中各子句的條件不能有重疊，必須包容所有的條件；WITH_SECLECT語(yǔ)句也不允許選擇值有重疊現(xiàn)象，也不允許選擇值涵蓋不全的情況。另外，兩者對(duì)子句各選擇值的測(cè)試都具有同步性，都依賴于敏感信號(hào)的變化。不同點(diǎn)：CASE語(yǔ)句只能在進(jìn)程中使用，至少包含一個(gè)條件語(yǔ)句，可以有多個(gè)賦值目標(biāo)；WITH_SECLECT語(yǔ)句根據(jù)滿足的條件，對(duì)信號(hào)進(jìn)行賦值，其賦值目標(biāo)只有一個(gè)，且必須是信號(hào)。11.原程序轉(zhuǎn)換如下: ARCHITECTURE one OF mux IS BEGIN PROCESS (a , b ,c ,d) BEG

9、IN NEXT1 =1101WHEN a=0AND b=1ELSE d WHEN a=0ELSE c WHEN b=1ELSE 1011; END one; END PROCESS;12.（1）功能描述如下： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY decoder38 IS PORT(a,b,c,g1,g1a,a2b:IN STD_LOGIC; q:OUT STD_LOGIC_VECTOR(7 DOWNTO 0); END decoder38; ARCHITECTURE behave38 OF decoder38 IS SIGNAL

10、inda: STD_LOGIC_VECTOR(2 DOWNTO 0); BEGIN indaqqqqqqqqq=XXXXXXXX; END CASE; ELSE q=11111111; END IF; END PROCESS;END behave38; （2）功能描述如下： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY mux8 IS PORT(d0,d1,d2,d3,d4,d5,d6,d7:IN STD_LOGIC_VECTOR(7 DOWNTO 0); s0,s1,s2:IN STD_LOGIC; q:OUT STD_LOGIC_VECTOR(7 DOWNTO 0); END mux8;ARCHITECTURE behave OF mux8 IS SIGNAL s: STD_LOGIC_VECTOR(2 DOWNTO 0);BEGIN s =s2&s1&s0; W