數(shù)字邏輯實(shí)驗(yàn)指導(dǎo)書

1、數(shù)字邏輯實(shí)驗(yàn)指導(dǎo)書實(shí)驗(yàn)一  Maxplus 軟件的基本操作 一、實(shí)驗(yàn)?zāi)康?#160;1、 熟悉Maxplus軟件的基本操作，了解各種設(shè)計(jì)方法（原理圖設(shè)計(jì)、文本設(shè)計(jì)、波形設(shè)計(jì)） 2、熟悉VHDL語言，用VHDL語言寫簡單的程序 3、熟悉組合邏輯設(shè)計(jì)的一般方法 4、用VHDL語言設(shè)計(jì)一個(gè)異或門 二、實(shí)驗(yàn)原理 異或門是一種用途廣泛的門電路。典型應(yīng)用都是作為加法器的單元電路。 異或門是2輸入門，如果恰好輸入之一為1，則輸出為1.換句話說，如果兩個(gè)輸入是不同的，則異或門產(chǎn)生1輸出。即輸入相同則輸出為1，輸

2、入相異則輸出為1。 邏輯表達(dá)式： X Y = X·Y  +  X · Y 三、實(shí)驗(yàn)內(nèi)容 用VHDL語言設(shè)計(jì)一個(gè)異或門，當(dāng)輸入端同時(shí)輸入0或1時(shí)，異或門產(chǎn)生1輸出，否則，產(chǎn)生0輸出。運(yùn)用Maxplus軟件，仿真異或門的波形圖。 四、實(shí)驗(yàn)步驟 1、畫出真值表 2、根據(jù)真值表編寫程序； 3、 進(jìn)行仿真（仿真波形）； 五、實(shí)驗(yàn)解答1、真值表 ABOUT000011101110 

3、;2、異或門源代碼 異或門： * LIBRARY  IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY xor2   IS       PORT(            a,b: IN STD_LOGIC;    &#

4、160;       c  : OUT STD_LOGIC); END ENTITY xor2; ARCHITECTURE bhv OF  xor2 IS BEGIN  c<=a XOR b; END ARCHITECTURE bhv; 3、波形仿真   六、實(shí)驗(yàn)總結(jié) 1、保存時(shí)，文

5、件名一定要與實(shí)體名相同。 2、在仿真波形圖之前一定要保存，并重新進(jìn)行編譯。 3、在programmer之前要再一次編譯，否則出現(xiàn)的是前一個(gè)的結(jié)果。 4、在options里取消snap to grid，可以隨意畫波形圖。 實(shí)驗(yàn)二  基本門電路仿真實(shí)驗(yàn) 一、實(shí)驗(yàn)?zāi)康?#160;用邏輯圖和VHDL語言設(shè)計(jì)一個(gè)與非門 二、實(shí)驗(yàn)原理 1、與非門邏輯表達(dá)式：   Y=AB三、實(shí)驗(yàn)內(nèi)容 用VHDL語言設(shè)計(jì)與非門，運(yùn)用Maxplus軟件仿真其波形圖。  四、實(shí)驗(yàn)

6、步驟 1、畫出真值表 2、根據(jù)真值表編寫程序； 3、 進(jìn)行仿真（仿真波形）； 五、實(shí)驗(yàn)解答1、真值表（學(xué)生填寫）2、VHDL源代碼 同或門： * （學(xué)生填寫）3、波形仿真  （學(xué)生填寫） 六、實(shí)驗(yàn)總結(jié) （學(xué)生填寫）實(shí)驗(yàn)三 加法器仿真實(shí)驗(yàn)一、實(shí)驗(yàn)?zāi)康?#160;用VHDL語言設(shè)計(jì)一個(gè)2位二進(jìn)制加法器 二、實(shí)驗(yàn)原理 加法器邏輯表達(dá)式：Si=Ai BiCi= Ai Bi三、實(shí)驗(yàn)內(nèi)容 用VHDL語言設(shè)計(jì)一個(gè)2位二進(jìn)制加法器，

7、運(yùn)用Maxplus軟件仿真其波形圖。  四、實(shí)驗(yàn)步驟 1、畫出真值表 2、根據(jù)真值表編寫程序； 3、 進(jìn)行仿真（仿真波形）； 五、實(shí)驗(yàn)解答1、真值表（學(xué)生填寫）2、VHDL源代碼 加法器： * （學(xué)生填寫）3、波形仿真  （學(xué)生填寫） 六、實(shí)驗(yàn)總結(jié) （學(xué)生填寫）實(shí)驗(yàn)四 數(shù)據(jù)比較器仿真實(shí)驗(yàn)一、實(shí)驗(yàn)?zāi)康?#160;用VHDL語言設(shè)計(jì)一個(gè)4位二進(jìn)制數(shù)據(jù)比較器 二、實(shí)驗(yàn)原理 4位二進(jìn)制數(shù)據(jù)比較器邏輯表達(dá)式：L=L3+G3L2+G3G2

8、L1+G3G2G1L0G= G3G2G1G0 M=L+G三、實(shí)驗(yàn)內(nèi)容 用VHDL語言設(shè)計(jì)一個(gè)4位二進(jìn)制數(shù)據(jù)比較器 ，運(yùn)用Maxplus軟件仿真其波形圖。  四、實(shí)驗(yàn)步驟 1、畫出真值表 2、根據(jù)真值表編寫程序； 3、 進(jìn)行仿真（仿真波形）； 五、實(shí)驗(yàn)解答1、真值表（學(xué)生填寫）2、VHDL源代碼 * （學(xué)生填寫）3、波形仿真  （學(xué)生填寫） 六、實(shí)驗(yàn)總結(jié) （學(xué)生填寫）實(shí)驗(yàn)五 編碼器仿真實(shí)驗(yàn)一、實(shí)驗(yàn)?zāi)康?#160;用VHDL語言設(shè)計(jì)一個(gè)8-

9、3優(yōu)先編碼器 二、實(shí)驗(yàn)原理 8-3編碼器邏輯表達(dá)式：Y2=I7+I6+I5+I4 Y1=I7+I6+I5 I4I3+I5 I4 I2 Y0=I7+I6I5+I6 I4 I3+I5 I4 I2I1三、實(shí)驗(yàn)內(nèi)容 用VHDL語言設(shè)計(jì)一個(gè)8-3優(yōu)先編碼器 ，運(yùn)用Maxplus軟件仿真其波形圖。  四、實(shí)驗(yàn)步驟 1、畫出真值表 2、根據(jù)真值表編寫程序； 3、 進(jìn)行仿真（仿真波形）； 五、實(shí)驗(yàn)解答1、真值表（學(xué)生填寫）2、VHDL源代碼 * （學(xué)生填寫）3、波形仿真 

10、 （學(xué)生填寫） 六、實(shí)驗(yàn)總結(jié) （學(xué)生填寫）實(shí)驗(yàn)六 譯碼器仿真實(shí)驗(yàn)一、實(shí)驗(yàn)?zāi)康?#160;用VHDL語言設(shè)計(jì)一個(gè)3-8譯碼器 二、實(shí)驗(yàn)原理 3-8譯碼器邏輯表達(dá)式： Y0=A2 A1 A0 Y1=A2 A1 A0 Y2=A2 A1 A0 Y3=A2A1A0 Y4=A2 A1 A0 Y5=A2 A1A0 Y6=A2A1 A0 Y7=A2A1 A0三、實(shí)驗(yàn)內(nèi)容 用VHDL語言設(shè)計(jì)一個(gè)3-8譯碼器 ，運(yùn)用Maxplus軟件仿真其波形圖。  四、實(shí)驗(yàn)步驟 1、畫出真值表 2、根據(jù)真值表

11、編寫程序； 3、 進(jìn)行仿真（仿真波形）； 五、實(shí)驗(yàn)解答1、真值表（學(xué)生填寫）2、VHDL源代碼 * （學(xué)生填寫）3、波形仿真  （學(xué)生填寫） 六、實(shí)驗(yàn)總結(jié) （學(xué)生填寫）實(shí)驗(yàn)七 數(shù)據(jù)選擇器仿真實(shí)驗(yàn)一、實(shí)驗(yàn)?zāi)康?#160;用VHDL語言設(shè)計(jì)一個(gè)4選1數(shù)據(jù)選擇器 二、實(shí)驗(yàn)原理 3-8譯碼器邏輯表達(dá)式： Y=D0A1 A0+D1A1A0+D2A 1A0+D3A 1A0 三、實(shí)驗(yàn)內(nèi)容 用VHDL語言設(shè)計(jì)一個(gè)4選1數(shù)據(jù)選擇器，運(yùn)用Maxplus軟件仿真其波形圖。  四、實(shí)驗(yàn)步驟 1、畫出真值表 2、根據(jù)真值表編寫程序； 3、 進(jìn)行仿真（仿真波形）； 五、實(shí)驗(yàn)解答1、真值表（學(xué)生填寫）2、VHDL源代碼 * （學(xué)生填寫）3、波形仿真  （學(xué)生填寫） 六、實(shí)驗(yàn)總結(jié) （學(xué)生填寫）實(shí)驗(yàn)八 觸發(fā)器仿真實(shí)驗(yàn)一、實(shí)驗(yàn)?zāi)康?#160;用VHDL語言設(shè)計(jì)一個(gè)邊沿 JK觸發(fā)器二、實(shí)驗(yàn)原理 3-8譯碼器邏輯表達(dá)式： Qn+1=J Qn+KQn 三、實(shí)驗(yàn)內(nèi)容 用VHDL語言設(shè)計(jì)一個(gè)邊沿 JK觸發(fā)器，運(yùn)用M