DSP Builder用戶指南

1、DSP Builder 6.0 用戶指南1. 關(guān)于 DSP Builder1.1 特性 n DSP Builder支持以下特性：把MathWorks MATLAB(信號處理工具箱和濾波設(shè)計工具箱)和Simulink軟件與Altera公司的Quartus II軟件連接。n 支持以下ALTERA 器件系列：l Stratix®,Stratix GX,Stratix II和Stratix II GX器件l Cyclone和Cyclone II器件l APEXII，APEX 20KC和APEX 20KE器件l Mercury器件l ACEX®1K器件l FLEX 10K®

2、和FLEX®6000器件n 使用Altera DSP開發(fā)板快速建立樣機。n 支持SignalTap®II邏輯分析儀，探測來自DSP上Altera器件嵌入式信號分析儀和把數(shù)據(jù)轉(zhuǎn)入到MATLAB工作空間，以利用可視化分析。n 在AltLib庫中支持的HDL轉(zhuǎn)入模塊：l VHDL或Verilog HDL設(shè)計授權(quán)轉(zhuǎn)入l 轉(zhuǎn)入在Quartus工程文件中的HDLn 回路中的硬件模塊(HIL)能夠使FPGA硬件在Simulink(AltLab library)中加速二次模擬。n 在SOPC Builder Link Library中的Avalon Blockset包括了你能用于建立一些定

3、制邏輯的模塊，這些定制邏輯和Nios II以及其它的SOPC Builder設(shè)計一起工作。l 低級Avalon和輔Avalon接口模塊l Avalon Read FIFO和Avalon Write FIFO捆綁模塊l 全部Avalon模塊是用戶可以配置的l 分離的模塊可用來支持Avalon端口l 將Avalon接口拖拉進DSP Builder設(shè)計模塊中，你能建立任何的Avalon SOPC元件l 根據(jù)Simulink中的仿真，你能驗證Avalon接口，用生成的HDL和PTF文件把你的設(shè)計輸出到SOPE Buildern 包括狀態(tài)機模塊。n 支持DSP系統(tǒng)算法和執(zhí)行的統(tǒng)一表示。n 自動生成VHD

4、L或Verilog HDL測試平臺或者自動地從MATLAB和Simulink測試向量中自動生成Quartus II向量文件(.vec)。n 自動啟動Quartus II編譯。n 使能用位及周期精確設(shè)計仿真。n 提供和Simulink軟件一起使用的各種定點算法和邏輯運算。n 生成HDL信號名的自動傳播。n 使用MATLAB工作空間或已標(biāo)記的子系統(tǒng)變量，你能說明模塊參數(shù)對話框中的大部分值。1.2 一般描述在Altera可編程邏輯器件(PLDs)的數(shù)字信號處理(DSP)系統(tǒng)設(shè)計中，需要高級算法與硬件描述語言(HDL)開發(fā)工具。Altera DSP Builder集成了這些工具，把MathWorks的

5、MATLAB和Simulink系統(tǒng)級設(shè)計工具的算法開發(fā)、仿真和驗證能力與VHDL和Verilog設(shè)計流程(包括Altera Quartus II軟件)組合在一起。借助于你在友好的算法環(huán)境中生成的DSP設(shè)計硬件表示，DSP Builder縮短了DSP設(shè)計周期，你能把已存在的MATLAB函數(shù)和Simulink模塊與Altera DSP Builder模塊以及Altera IP MegaCore®函數(shù)組合在一起，把系統(tǒng)級設(shè)計和執(zhí)行DSP算法開發(fā)連接在一起。在這種方法中，DSP Builder允許系統(tǒng)、算法和硬件設(shè)計人員共享一個共同的開發(fā)平臺。你能使用DSP Builder中的塊在Simul

6、ink中建立一個模擬系統(tǒng)的硬件執(zhí)行。DSP Builder包含位和周期精確的Simulink塊，這些塊又包括許多基本操作，如算法或存儲函數(shù)以及對關(guān)鍵設(shè)計特性優(yōu)勢的運用，如嵌入式PLLs，DSP塊或嵌入式存儲器。你能使用在DSP Builder模型中的MegaCore函數(shù)去生成一體化函數(shù)。除此之外，你還能在執(zhí)行部分FPGA設(shè)計的過程中體驗到更快的硬件模擬性能和更豐富的儀器使用環(huán)境。DSP Builder信號編譯器可讀取Simulink模型文件(.mdl)，使用DSP Builder和MegaCore函數(shù)生成VHDL和Verilog HDL文件及Tcl腳本，以便進行合成，硬件執(zhí)行和仿真。1.2.1

7、具有可編程邏輯的高速DSP可編程邏輯提供在專用數(shù)字信號處理器上的性能優(yōu)點。可編程邏輯能夠被看作為元件陳列，其中每一個能夠被配置為復(fù)雜處理器例行程序。這些處理器例行程序則能夠以串聯(lián)連接在一起(以同樣的方法，數(shù)字信號處理器能夠執(zhí)行他們)，或他們能夠并聯(lián)連接。在并行情況下，他們提供標(biāo)準(zhǔn)數(shù)字信號處理器同時執(zhí)行上百條指令操作的性能。有益于這種改進性能的算法包括具有正向誤差校正(FEC)，調(diào)制/解調(diào)和加密。1.3 設(shè)計流程當(dāng)使用DSP Builder時，在MATLAB/Simulink軟件上生成的設(shè)計模型來啟動。在你已生成你的模型后，你能為綜合和Quartus II編譯輸出VHDL文件，或生成VHDL或V

8、erilog HDL仿真文件。設(shè)計流程包括下列步驟：1. 使用MATLAB/Simulink軟件生成由Simulink與DSP Builder組合的模型。2. 使用SignalCompiler模塊分析你的設(shè)計。3. 在Simulink中，使用監(jiān)視結(jié)果的Scope模塊仿真模型。4. 運行SignalCompiler設(shè)置RTL仿真和綜合。5. 執(zhí)行RTL仿真。DSP Builder支持帶有Tcl腳本ModelSim軟件的自動化流程。你也能使用在其他仿真工具中的手動仿真生成的VHDL或Verilog HDL。6. 使用由DSP Builder SignalCompiler模塊生成的輸出文件來執(zhí)行RT

9、L綜合。對于帶有Tcl腳本的Quartus II，Synthesis,Precision RTL Synthesis或LeonardoSpectrum軟件，DSP Builder支持自動化綜合流程。作為選擇的，你能使用其它的綜合工具，手工綜合VHDL文件。7. 在Quartus II軟件中編譯你的設(shè)計。8. 下載到一個硬件開發(fā)板上并測試。圖形1-1展示了使用DSP Builder設(shè)計的系統(tǒng)級設(shè)計流程。MATLABsimulinkCo-SimulinkWithHardwareIn the Loop綜合(Quartus synthesis,Precision RTL Synthesis,Leona

10、rdoSpectrum,Or Syplify software)ATOM NetlistQuartus FitterModelSimSynthesisATOM NetlistQuartusFitterVHDLorVerilogHDL SimulatorProgrammerObject File(.pof)Hardware作為一個自動化設(shè)計流程，SignalCompler模塊為在Quartus II,LeonardoSperctrum,Precision RTL,或Synplify軟件生成VHDL和Tcl腳本，并在Quartus II軟件中進行編譯。Tcl腳本使你能在MATLAB和Simulin

11、k環(huán)境下自動地執(zhí)行綜合和編譯過程。你同樣能在其他軟件工具中不使用Tcl腳本綜合和仿真輸出文件。另外，SignalCompiler模塊可為VHDL或Verilog HDL仿真產(chǎn)生模型和一個實驗平臺。參考第3-20頁的“綜合，編譯及仿真設(shè)計流程”，可以獲得更多關(guān)于使用SignalCompiler控制DSP Builder設(shè)計流程的信息。符號說明符號代表意思1.，2.，3；a.，b.，c.表示索引目錄中重要的部分；例如：程序的步驟列表表示索引目錄中不重要的部分表示程序只由一步組成表示此條信息需要特別注意第二章 獲取啟動（5.01用戶指南）在Altera可編程器件（PLD）上，數(shù)字信號處理系統(tǒng)設(shè)計既需

12、要高級算法，也需要硬件描述語言（HDL）開發(fā)工具。利用包括Altera Quartus 軟件的VHDL和Verilog設(shè)計流程，組合算法開發(fā)模型和MathWorks 的MATLAB和Simulink系統(tǒng)設(shè)計工具的驗證能力，Altera DSP Builder集成了這些工具。 借助于你在算法友好開發(fā)環(huán)境中生成的DSP設(shè)計硬件表示，DSP Builder縮短了設(shè)計周期，你能用Altera DSP Builde模塊和Altera 兆核(MegaCore)函數(shù)聯(lián)合已存在的MATLAB函數(shù)和Simulink模塊，用DSP算法開發(fā)鏈接系統(tǒng)級設(shè)計和執(zhí)行。DSP Builder允許系統(tǒng)算法和硬件設(shè)計師共享一個

13、共同的開發(fā)平臺。你能使用在DSP Builder的一些模塊來生成在Simulink采樣時間中的建模的系統(tǒng)硬件執(zhí)行。DSP Builder包含位和周期精確的Simulink模塊它復(fù)蓋基本的操作，例如：算術(shù)的或存儲功能，采取了關(guān)鍵器件性能的優(yōu)點，例如：建立PLL，DSP模塊或嵌入存儲器。利用你的DSP Builder模型的兆核函數(shù)，你能集成復(fù)雜的功能。根據(jù)執(zhí)行你在FPGA上的設(shè)計，你也能體驗較快速的性能和硬件二次模擬的豐富手段。DSP Builder Signal Compiler模塊閱讀Simulink模型文件（.mdl），.mdl文件是利用DSP Builder和MegaCore函數(shù)建立的，以

14、及Singal Compiler模塊為綜合，硬件執(zhí)行和模擬生成了VHDL和VerilogHDL文件和Tcl(工具命令語言)腳本。一、DSP Builde軟件要求下面是用DSP Builder模塊生成HDL文件的軟件要求： MATLAB 6.5版或更高版本 Simulink 5.0版或更高版本 Quartus 5.0 sp1版或更高版本DSP Builder提供了運用工具命令語言(Tcl)的自動設(shè)計流程、手動設(shè)計流程和Quartus 的本機合成，自動流程也支持： Synplify software 8.0版或更高版本 LeonardoSpectrum software 2004版或更高版本 Pr

15、ecision RTL synthesis software 2004c或更高版本 ModelSim simulator 6.0版或更高（包括 ModelSim-Altera,PE和SE）需要了解用戶指南中提到的各種軟件的信息，請參看各軟件中的信息文檔。設(shè)計流程當(dāng)使用DSP Builder建立一個設(shè)計時，你用在MATLABSimulink軟件中生成的一個模型來開始（啟動），在你已經(jīng)生成了你的模型后，你能輸出用于合成和Quartus 編譯的VHDL文件或生成VHDL、VerilogHDL仿真的文件。設(shè)計流程涉及下列步驟：1 利用MATLABSimulink軟件生成一個聯(lián)合了Simulink和DS

16、P Builder模塊的模型。2 執(zhí)行RTL（寄存器級）模擬，DSP Builder支持Modelsim軟件帶有Tcl腳本的自動流程，對于其它模擬工具上的手動仿真，你也能使用產(chǎn)生的VHDL或VerilogHDL。3 使用由DSP Builder Singal Compiler模塊生成的輸出文件，執(zhí)行RTL綜合。DSP Builder支持Quartus ，Synplify,Precision RTL Synthesis或帶有Tcl腳本的LeonardoSpectrum software自動化綜合流程，相對的，你也能使用其它的綜合工具和綜合。你能以任意的秩序執(zhí)行步驟2和3。4 在Quartus 軟

17、件上編譯你的設(shè)計，圖21說明了使用DSP Builder系統(tǒng)級設(shè)計的設(shè)計流程。MATLABsimulinkCo-SimulinkWithHardwareIn the Loop綜合(Quartus synthesis,Precision RTL Synthesis,LeonardoSpectrum,Or Syplify software)ATOM NetlistQuartus FitterModelSimSynthesisATOM NetlistQuartusFitterVHDLorVerilogHDL SimulatorProgrammerObject File(.pof)Hardware圖2

18、1圖21備注：對自動設(shè)計編程，Singal Compiler模塊為在Quartus 上綜合生成了VHDL和Tcl腳本，并且能在Quartus 軟件上編譯。Tcl腳本讓你從MATLAB和Simulink環(huán)境內(nèi)自動地執(zhí)行綜合和編譯。不懂Tcl腳本時，你也能在其它軟件工具上綜合模擬這些輸出文件。除此之外，Singal Compiler模塊生成VHDL或VerilogHDL模擬的模型和測試平臺。安裝DSP Builder下面的指示描述了怎樣獲取DSP Builder和安裝在你的PC機上。獲取DSP Builder：如果你有Internet訪問，你能從主頁中下載DSP Builder，為了通過網(wǎng)絡(luò)下載D

19、SP Builder，執(zhí)行以下步驟：1 在你的瀏覽器鍵入2 點擊下載DSP Builder的鏈接。3 填寫注冊形式，點擊Submit Request。4 閱讀特許文件協(xié)議，打開檢驗框，點擊Proceed to find step。5 跟隨DSP Builder下載的指令，下載可執(zhí)行的安裝頁，把它保存到你的硬盤。如果你不能訪問網(wǎng)絡(luò)，你可以從當(dāng)?shù)氐腁ltera代理處購買軟件。二、安裝DSP Builder：為了在運行微軟NT4.0，Windows2000,Windows XP上安裝DSP Builder，執(zhí)行下面的步驟： 在安裝DSP Builder之前，Altera推薦你先安裝MATLAB和Si

20、mulink和Quartus 軟件。1 如果下面的軟件正在你的PC機上運行，請關(guān)閉它們。 Quartus LeonardoSpectrum Syplify software MATLAB和Simulink ModelSim Precision RTL Synthesis2 選擇RUN（Windows 開始菜單）3 鍵入pathDSPBuilder-5.0.0.exe,<path>是你下載的安裝文件的存儲路徑。4 點擊OK，DSP Builder v5.0-InstallShield Wizard對話框出現(xiàn)，跟隨著在線指示完成安裝。 你不能同時在Simulink上使用多個DSP Bu

21、ilder的版本。 安裝向?qū)б迫ト魏蜗惹鞍惭b的版本，為了保留和轉(zhuǎn)換舊版本，請參看122頁上的“在我的計算機上，我能有多個版本的DSP Builder嗎”。在安裝以后，在MATLAB上執(zhí)行以下的步驟：1 啟動MATLAB/Simulink軟件。2 利用在MATLAB提示符下的cd命令，把目錄改變到DSPBuilder已安裝的目錄上。3 改變到DSPBuilder已安裝的路徑AltLib subdirectory。DSPBuilder默認的安裝路徑是C:alteraDSP Builder。4 在MATLAB提示符下鍵入：Steup_dspbuilder回車運行這個腳本。 對于說明路徑的信息，參見P

22、1213頁的“Specifying Precision RTL，LeonardoSpectrum，Synplify& Quartus singal compiler”路徑信息。在安裝完DSP Builder后，在MATLAB軟件上，通過執(zhí)行下面的步驟來觀看DSP Builder庫：1 啟動MATLAB軟件。2 點擊MATLABSTA RT按鈕，在左下角。3 選擇Simulink，然后選Library Browser，altera DSP Builder文件夾出現(xiàn)在Simulink Library Browser窗口。DSP Builder目錄結(jié)構(gòu)：DSP Builde把程序拷貝安裝到圖

23、22所示的目錄上。圖22. DSP Builder目錄結(jié)構(gòu)：DSP Builder Altlib 包括DSP Builder文件，包括需要在Simulink環(huán)境內(nèi)可MegaCore向?qū)募esignExamples 包含一大類使用DSP Builder模塊的舉例設(shè)計文件。Doc包含DSP Builder文件，包括DSP Builder用戶指南，DSP Builder Reference Manual和每個DSP Builder模塊的在線幫助文件。MegaCoreLib 包含需要使用MegaCore函數(shù)的DSP Builder系統(tǒng)文件。MegaCoreSimLib包含由DSP Builder

24、一起提供的由MegaCore函數(shù)和參數(shù)化模塊函數(shù)庫所使用的仿真文件。設(shè)置特許文件：在使用DSP Builde之前，你必須需要來自在你為DSP Builde設(shè)置特許文件時，你必須已經(jīng)安裝了Quartus 軟件，且已安裝在你的PC機上，同時已存在特許文件設(shè)置。為了安裝你的license，你既能增補特許到你的license.dat文件，你也可以在Quartus 軟件上說明分離的DSP Builde特許文件。把license附加到你的license.dat文件上：為了安裝你的特許文件，執(zhí)行以下步驟：1 關(guān)閉下列軟件Quartus LeonardoSpectrumSyplify softwareMATL

25、AB和SimulinkModelSimPrecision RTL Synthesis2在文本編輯器打開DSP Builde特許文件。該文件應(yīng)該包含一個FEATURE行，跨越兩行。3在文本編輯器上打開你的Quartus license.dat文件。4從DSP Builde特許文件中拷貝FEATURE。并把它附加到Quartus 特許文件中。不能從Quartus 特許文件中刪除任何FEATURE行。5保存Quartus 特許文件。當(dāng)使用編輯器例如Work或Notepad時，確保在保存后沒有其它多余的后綴（例如：license.dat.txt或license.dat.doc）2DSPBuilder

26、指南2.1引言：這個指南使用了幅度調(diào)制設(shè)計舉例singen.mdl，來證明DSP Builder設(shè)計流程。幅度調(diào)制設(shè)計舉例是一個調(diào)制器，它有正弦波發(fā)生器，求積乘法器和一個延時器。在該模型中的每一個模塊是可參數(shù)化的。當(dāng)你雙擊該模型里模塊時，對話框顯示出來，在對話框中，你能鍵入該模塊的參數(shù)。點擊這些對話框中的help按鈕，觀察指定模塊中的在線幫助。在這個指南中的說明假定： 你正使用PC機運行Windows2000或Windows XP。 你熟悉MATLAB，Simulink，LeonardoSpectrum，Quartus和ModelSim軟件，并且已在你的PC機的默位置安裝了該軟件。 在這個指南

27、中的說明假定你有Simulink軟件基本知識。對于使用Simulink軟件的信息，參見Simulink Help。這個指南包括下列部分： 在P21頁的“使用Altera提供的模型”。 在P22頁的“生成幅度調(diào)制模型”。 在P220頁的“執(zhí)行RTL仿真”。 在P223頁的“綜合編譯該設(shè)計”。使用在DSP Builder DesignExamples目錄中或你能自己生成幅度調(diào)制模型，你能執(zhí)行這個指南。2.2使用Altera提供的模型如果你要使用Altera提供的文件來代替你自己生成的模型，該文件singen.mdl是放置在DSP Builder imstall pathDesignExamples

28、TutorialGettingstartedsinMdl目錄中。· 為了從Demo插頁中訪問所完成的指南文件，在MATLAB命令提示符下鍵入demo。如果你沒有在默認的位置安裝DSP Builder，你必須在綜合和編譯該設(shè)計之前，定義你的工件目錄。為了定義你的工作目錄，執(zhí)行下面的步驟：1 打開singen.mdl模型。2 雙擊SignalCompiler模塊。在出現(xiàn)的對話框中，點擊Analyze。3 點擊singen.mdl相鄰的按鈕。4 瀏覽那個已安裝的singen.mdl模型文件的目錄，DSP Builder imstall pathDesignExamplesTutorialG

29、ettingstartedsinMdl。5 選擇ModelFile，singen.mdl并點擊Open。跳到220頁的“performing RTL Simulation”開始使用該模型。2.3生成幅度調(diào)制模型為了生成你自己的幅度調(diào)制模型，跟著下面部分的說明。圖21表示了所完成的設(shè)計。圖21幅度調(diào)制設(shè)計舉例。在Simulink模型中一定不要含有漢字，并且其保存路徑也不要有漢字。圖22表示來自所完成設(shè)計的示波器顯示2.3.1生成新的模型為了生成新的模型，執(zhí)行以下步驟：1 啟動MATLAB軟件。2 選擇New>model命令（File菜單）生成新的模型文件。3 新的模型窗口選擇save(Fi

30、le菜單)。4 瀏覽你要保存文件的目錄。這個目錄變成了你的工作目錄。這個指南使用了<DSP Builder install path> DesignExamples Tutorial GettingstartedsinMdl my_sinmdl。5 把文件名鍵入到File name框中。這個指南使用了singen.mdl名。6 點擊save。7 點擊左下角的MATLAB start按鈕（這個代替了MATLAB軟件早期版本的Launch Pad）。· 你也能用工具條圖標(biāo)來打開Simulink。8 選擇Simulink，然后選擇Library Browser。下面部分描述了怎

31、樣添加模塊到你的模型，并在Simulink上仿真該模型。2.3.2添加sin wave模塊。執(zhí)行下面的步驟添加正弦波模塊：1 在SimulinkLibrary Browser中，點擊Simulink和Sources庫觀看sources庫的模塊。2 把Sine Wave模塊拖到你的模型中（singen窗口）。3 雙擊你的模型中的Sine Wave模塊，顯示Blick Parameters對話框。4 設(shè)置Sine Wave模塊參數(shù)如下： Sine Type : sample based. Time : use simulation time. Amplitude : 215-1 Bias : 0

32、Samples per period : 80 Number of offset examples : 0 Sample time : 25e-9 Interpret vector parameters as I-D : Turm on 所完成的對話框如圖23所示點擊OK。要對于你能怎樣計算頻率的信息參見P35面的“Frequency Design Rule”中的因素。圖232.3.3添加SinIN模塊執(zhí)行下列步驟添加SinIN模塊1 SimulinkLibrary Browser中展開Altera DSP Builder文件夾，顯示DSP Builder庫（圖24）。· 對于該指南

33、的剩余部分，象你將從這個文件夾中將添加多個模塊那樣，離開展開的altera DSP Builder文件夾。圖242 選擇IOBus庫3 把Input模塊從Simulink Library Browser拖到你的模型中。把該模塊放置到sine wave模塊的右邊。· 當(dāng)模塊被選定后，你能使用上，下，左，右箭頭鍵來調(diào)整該模塊的位置。如果你沒有把握怎樣放置模塊或怎樣拖連接線，參見22面圖21所示的完備設(shè)計。4 點擊你的模型中的模塊圖標(biāo)底下的文本Input，清除文本輸入Input，鍵入文本SinIN，改變模塊實例的名字。5 雙擊你的模型中的SinIN模塊，顯示Block parameters

34、對話框。6 設(shè)置sinIn模塊參數(shù)如下： Bus Type : signed Integer number of bits.:16圖25所示為它完成的對話框圖257 點擊OK8 用按住左鍵，并在這兩個模塊之間拖光標(biāo)，從Sine Wave模塊的右邊拖一條連接線到SinIn模塊的左邊。· 相對的，你能選擇一個模塊，按住ctrl鍵，點擊目的模塊到自動的在這兩個模塊之間產(chǎn)生一個連接。2.3.4 添加Delay模塊執(zhí)行下列步驟添加Delay模塊：1 從Altera DSP Builder文件夾在Simulink Library Browse中選擇Storage庫。2 把Delay模塊報到你的模

35、型中，并把它放置到SinIn模塊的右邊。3 雙擊你的模型中的Delay模塊，顯示Block parameters對話框。4 把Delay模塊參數(shù)設(shè)置如下： Depth : 1 Use Control Inputs : Turned off Clock Phase Selection : 01已完成的對話框如圖26所示圖265 點擊OK6 從SinIn模塊的右邊拖條線到Delay模塊的左邊。2.3.5 添加SinDelay模塊執(zhí)行下面的步驟添加SinDelay模塊：1 從Simulink Library Browsr的 Altera DSP Builder文件夾中選擇IOBus庫。2 把Outp

36、ut模塊拖到你的模型中，把它放置到Delay模塊的右邊。3 在你的模塊中，點擊該模塊圖標(biāo)下面的文本Output，清除文本，并寫入文本SinDelay來改變該模塊實例名。4 在你的模型上，雙擊SinDelay模塊，以顯示Block parameters對話框。5 象下面那樣設(shè)置SinDelay模塊參數(shù)。 Bus Type : signed Integer number of bits. : 16已完成的對話框如呼27所示圖276 點擊OK。7 從Delay模塊的右邊拖一條連接線到SinDelay模塊的左邊。2.3.6 添加Mux模塊執(zhí)行下面的步驟添加Mux模塊：1從Simulink Librar

37、y Browsr的 Altera DSP Builder文件夾中選擇Simulink Signal Routing庫。2把Mux模塊拖到你的模型中，把它放置到SinDlay模塊的右邊。3在你的模型上，雙擊Mux模塊，以顯示Block parameters對話框。4象下面那樣設(shè)置Mux模塊參數(shù)。 Number of inputs : 2 Display Options : bar.已完成的對話框如呼28所示圖285 點擊OK。6 從Mux模塊的左邊拖一條連接線到SinDelay模塊的右邊。7 從Mux模塊的左邊的頂上拖一條連接線到sinIn和Delay模塊之間的線上。2.3.7 添加Random

38、 Number模塊執(zhí)行下面的步驟添加噪聲信號模塊：1 在SimulinkLibrary Browser中，選擇Simulink Source庫。2 把Random Number模塊拖到你的模型中并把它放置在sine wave模塊下面。3 雙擊你的模型中的Random Number模塊，顯示Blick Parameters對話框。4 設(shè)置Random Number模塊參數(shù)如下： Mean : 0 Variance : 1. Initial seed : 0 Sample time : 25e-9 Interpret vector parameters as 1-D : Turn on所完成的對話

39、框如圖29所示。圖295 點擊OK。2.3.8 添加Noise模塊執(zhí)行下面的步驟添加Noise模塊：1 從Simulink Library Browsr的 Altera DSP Builder文件夾中選擇IOBus庫。2 把Input模塊拖到你的模型中，把它放置到Randow Number模塊的右邊。3 在你的模塊中，點擊該模塊圖標(biāo)下面的文本Input，清除文本Input，并寫入文本Noise來改變該模塊實例名。4 在你的模型上，雙擊Noise模塊，以顯示Block parameters對話框。5 選擇來自Bus Type列表中的Single Bit選項。· 當(dāng)你選擇新的總線時，對話

40、框選項改變，僅僅顯示相關(guān)的選項。已完成的對話框如呼210所示圖2106 點擊OK。7 從Randow Number模塊的右邊拖一條連接線到Noise模塊的左邊。2.3.9 添加BusBuild模塊 BusBuild模塊把位點線轉(zhuǎn)換為有符號點線。執(zhí)行下面的步驟添加BusBuild模塊：1從Simulink Library Browsr的 Altera DSP Builder文件夾中選擇IOBus庫。2把BusBuild模塊拖到你的模型中，把它放置到Noise模塊的右邊。3在你的模型上，雙擊BusBuild模塊，以顯示Block parameters對話框。4象下面那樣設(shè)置BusBuild模塊參數(shù)

41、。 Bus Type : Signed Integer Output number of bits.:2已完成的對話框如呼211所示圖2115點擊OK。6從Noise模塊的右邊拖一條連接線到BusBuild模塊的左邊。2.3.10 添加GND模塊執(zhí)行下面的步驟添加GND模塊：1Simulink Library Browsr的 Altera DSP Builder文件夾中選擇IOBus庫。2把GND模塊拖到你的模型中，反它放置在Noise模塊的底下。3從GND模塊的右邊畫一條連接線到BusBuild模塊的左底部2.3.11 添加Product模塊執(zhí)行下面的步驟添加product模塊：1從Simu

42、link Library Browsr的 Altera DSP Builder文件夾中選擇Arithmetic庫。2把product模塊拖到你的模型中，把它放置到BusBuild模塊的右邊。并稍微在BusBuild上面。3在你的模型上，雙擊product模塊，以顯示Block parameters對話框。4象下面那樣設(shè)置Mux模塊參數(shù)。 Pipeline : 0 Use LPM : Turned Off Use Dedicated Multiplier Circuitry :Turned Off已完成的對話框如圖212所示圖2128 點擊OK。9 從product模塊的左邊頂部拖一條連接線到D

43、elay和SinDlay模塊的之間。2.3.12 添加StreamMod模塊執(zhí)行下面的步驟添加StreamMod模塊：1 從Simulink Library Browsr的 Altera DSP Builder文件夾中選擇IOBus庫。2把Output模塊拖到你的模型中，把它放置到Product模塊的右邊。3在你的模塊中，點擊該模塊圖標(biāo)下面的文本Output，清除文本Output，并寫入文本StreamMod來改變該模塊實例名。4 在你的模型上，雙擊StreamMod模塊，以顯示Block parameters對話框。5 象下面那樣設(shè)置StreamMod模塊參數(shù)。 Bus Type : sig

44、ned Integer number of bits. : 19已完成的對話框如呼213所示圖2136 點擊OK。7 從Product模塊的右邊拖一條連接線到StreamMod模塊的左邊。2.3.13 添加Scope模塊執(zhí)行下列步驟添加Scope模塊：1 在Simulink Library Browsr中選擇Simulink Sinks庫。2 把Scope模塊拖到你的模型中，并把它放置到StreamMod模塊的右邊。3 雙擊Scope模塊。4 點擊Parameters圖標(biāo)，以顯示Scope Parameters對話框。5 把Scope參數(shù)設(shè)置如下： Number of axes : 3 Tim

45、e Range : auto Tick Labels : bottom axis only Sampling : Decimation 1 圖214說明了你已設(shè)置好的Scope Parameters對話框。圖2146 點擊OK。7 關(guān)閉Scope。8 從MUX模塊右邊到Scope的左邊畫一條連接線。9 從StreamMod模塊的右邊畫一條連接線到Scope的左邊。10 從BusBuild模塊的右邊畫一條連接線到Scope的左邊。11 從Product模塊的左邊底部畫一條連接線到BusBuild和Scope模塊之間的線上。2.3.14 添加Signal compile執(zhí)行下列步驟添加Signal

46、 compile模塊：1 從Simulink Library Browsr的 Altera DSP Builder文件夾中選擇AltLab庫。2 拖Signal compile模塊到你的模型。3 雙擊你的模型中的SignalCompile模塊。SignalCompile的Analyz頁面對話框出現(xiàn)，在文本消息窗口有頂級模型設(shè)計名singen（圖215）。圖2154 點擊Analyze。5 顯示SignalCompile settings對話框，保留所有的默認值。（圖216）圖2166 點擊OK。l 在后面的步驟中，你要產(chǎn)生Signal compile參數(shù)設(shè)置的變化，以執(zhí)行綜合，編譯和仿真。7

47、選擇Save（File菜單），保存該模型。2.3.15 在Simulink中模擬你的模型l 在模擬你的設(shè)計之前，檢驗確信它已畫為圖21所示。為了在Simulink軟件上模擬你的模型，執(zhí)行下列步驟：1 選擇Configuation parameters（Simulation菜單）。2 在Stop time對話框鍵入0.000004，顯示200采樣。（圖217）圖2173 點擊OK。4 用Start(Simulation菜單)或按Ctrl+T，啟動模擬。5 雙擊Scope模塊，觀看結(jié)果。6 點擊雙目鏡圖標(biāo)到自動刻度波形。圖218說明了有刻度的波形。2.4 執(zhí)行RTL模擬：當(dāng)你打開SignalCom

48、piler里的Generate Stimuli for VHDL Testbench選項時，SignalCompiler為你的模型創(chuàng)建一個VHDL測試平臺和tcl腳本。你既能使用帶ModelSim軟件的文件，也能使用在另一個模擬工具中的測試平臺。對于怎樣執(zhí)行你的DSP Builder模型的Verilog HDL模擬，參見在DSP Builder Refernce Manual中Altlab Library章節(jié)的SignalCompiler Bolck部分。為了生成幅度調(diào)制設(shè)計舉例中的模擬文件，按以下步驟執(zhí)行：1 在你的singen.mdl模型中雙擊SignalCompiler模塊。2 在分析頁

49、點擊Analyze。3 點擊Settings頁面的1 Convert MDL to VHDL。4 點擊右箭頭滾動標(biāo)簽頁，顯出Testbench標(biāo)簽頁。5 點擊Testbench標(biāo)簽頁。6 選中Generate Stimuli for VHDL Testbench。7 點擊OK。8 選擇Simulation菜單中的Start，運行模擬，創(chuàng)建輸入激勵文件。SignalCompiler生成模擬腳本tb_singen.tcl，導(dǎo)入了Simulink輸入激勵的VHDL測試平臺tb_singen.vhd。2.4.1 在ModelSim中模擬你的模型你能使用任何Altera支持的VHDL模擬起來執(zhí)行這個設(shè)計

50、舉例的VHDL模擬。下面的步驟使用由SignalCompiler生成的ModelSim Tcl腳本。1 啟動ModelSim軟件。2 在ModelSim中選擇Change Directory（File菜單）。3 選擇Execute Macro（Tool菜單）。查找tb_singen.tcl，點擊Open。模擬結(jié)果在ModelSim波形窗口中像數(shù)字波形一樣顯示。Testbench用sclrp輸入信號中的脈沖初始化全部設(shè)計寄存器。圖2204 右擊波形中的信號名，選擇Properties，把sinin，sindelay和streammod信號格式改為模擬。在Format選項頁中，選擇Analog并指

51、定height（高）為50，scale（刻度）為0.001。5 從ModelSim波形窗口彈出菜單選擇Zoom Full。模擬結(jié)果顯示為像圖2-21一樣的模擬波形。圖221你現(xiàn)在準(zhǔn)備執(zhí)行綜合和Quartus II編譯。2.5 綜合與編譯設(shè)計Altera為DSP Builder提供兩種綜合和編譯流程：自動和手動。如果此DSP Builder設(shè)計是頂級設(shè)計，你可以使用任何一種帶有由不工作的SignalCompiler創(chuàng)建的相關(guān)工具的Tcl腳本的流程。如果此DSP Builder設(shè)計不是頂級設(shè)計，但是代替非DSP Builder硬件設(shè)計的層次模塊，你不能使用自動的流程、綜合或由SignalCompi

52、ler生成的編譯腳本。你必須手動在DSP Builder外創(chuàng)建的頂級設(shè)計中創(chuàng)建編譯設(shè)置，包括添加所有DSP Builder VHDL 文件到綜合工程中。在表2-1中所示的以下綜合工具中，在由SignalCompiler模塊生成的Tcl文件的File部分，上述信息是有效的。表2-1 由SignalCompiler為綜合生成的Tcl腳本綜合工具Tcl文件名Quartus II<design name>_quartus.tcl (1)Synplify<design name>_spl.tcl (1)LeonardoSpectrum<design name>_leo

53、.tcl (1)Precision RTL<design name>_precision.tcl (1)表2-1的備注：（1） <design name>是DSP Builder模型的名字。雖然SignalCompiler模塊為模型生成VHDL和Verilog HDL文件，但是僅有VHDL文件能在綜合中使用。2.5.1 自動流程（在Simulink內(nèi)）自動流程允許你在Matlab/Simulink環(huán)境中使用SignalCompiler模塊控制整個綜合和編譯流程。用自動流程，SignalCompiler模塊輸出VHDL和Verilog HDL文件，以及Tcl腳本；在Qua

54、rtus II、Synplify、LeonardoSpectrum和Precision RTL軟件中執(zhí)行綜合；在Quartus II中執(zhí)行編譯；同時，可選的，把設(shè)計下載到一塊DSP開發(fā)板中。你不需要在這些軟件中添加額外的設(shè)置，或分別運行他們。自動流程幫助你快速的進行原形設(shè)計。2.5.2 手動流程（在Simulink外）用手動流程，你使用SignalCompiler輸出VHDL和Verilog HDL文件，及Tcl腳本。然而，你不能用它執(zhí)行綜合或Quartus II編譯。在SignalCompiler生成VHDL文件后，你可以用Quartus II、Synplify、LeonardoSpectrum和Precision RTL（或其他Altera支持的綜合工具）執(zhí)行綜合，然后再Q(mào)uartus II中執(zhí)行編譯。另外，如果你想要指定你自己的綜合或編譯設(shè)置，你應(yīng)該使用手動流程。當(dāng)創(chuàng)建輸出文件時，SignalCompiler映射每個在Ma