交通燈控制器設(shè)計(jì)

1、河北聯(lián)合大學(xué)電氣工程學(xué)院綜合性課程設(shè)計(jì)報(bào)告交通燈控制器設(shè)計(jì)業(yè):電子科學(xué)與技術(shù)級(jí):11電技班指導(dǎo)教師:2015年1月9日交通燈控制設(shè)計(jì)作者：張桂明摘要：本次課設(shè)就是目得就是通過(guò) Verilog_HDL語(yǔ)言對(duì)交通燈控制得設(shè)計(jì),就是同學(xué)們熟 悉并掌握EDA技術(shù)、培養(yǎng)綜合應(yīng)用數(shù)字電子技術(shù)、EDA設(shè)計(jì)工具、HDL語(yǔ)言等各領(lǐng)域知識(shí) 得能力、提高設(shè)計(jì)能力與實(shí)際操作能力。本課題就是利用 Verilog_HDL語(yǔ)言自頂而下得設(shè) 計(jì)方法設(shè)計(jì)交通得控制系統(tǒng),并通過(guò)Quartus n與ModelSim完成綜合、仿真,對(duì)FPGA芯片 進(jìn)行編譯下載。把程序下載到 FPGA芯片后，由于生成得就是集成電路，所以故障率低、可

2、靠性高、體積比較小，可應(yīng)用于實(shí)際得交通燈控制系統(tǒng)中，使其實(shí)現(xiàn)道路交通得快速正常運(yùn)轉(zhuǎn)。隨著大規(guī)模集成電路得發(fā)展、 設(shè)計(jì)中得優(yōu)越性。EDA技術(shù)隨之出現(xiàn),本課題說(shuō)明了 EDA技術(shù)在數(shù)字電路關(guān)鍵詞 ： Verilog_HDL FPGA交通燈控制器 硬件描述語(yǔ)言1、簡(jiǎn)介 1、1課程設(shè)計(jì)得目得與內(nèi)容用Verilog HDL語(yǔ)言設(shè)計(jì)實(shí)現(xiàn)一個(gè)交通燈控制器電路：十字路口 A方向與B方向各設(shè) 紅、黃、綠與左拐四盞燈，兩個(gè)方向各種燈亮得時(shí)間能夠進(jìn)行設(shè)置與修改，此外,假設(shè)A方 向就是主干路，車流量大，因此A方向通行得時(shí)間應(yīng)比B方向長(zhǎng)；四盞燈按合理得順序亮滅， 并能將燈亮得時(shí)間以倒計(jì)時(shí)得形式顯示出來(lái)。每個(gè)方向四種燈依次

3、按如下順序點(diǎn)亮 , 并不 斷循環(huán)： 綠燈黃燈左拐燈黃燈紅燈 , 并且每個(gè)方向紅燈亮得時(shí)間應(yīng)該與另一方向 綠、黃、左拐、黃燈亮得時(shí)間相等。黃燈所起得作用就是用來(lái)在綠燈與左拐燈后進(jìn)行緩 沖。在本課程設(shè)計(jì)中，著重培養(yǎng)學(xué)生得如下能力：熟悉EDA技術(shù)概況。培養(yǎng)綜合應(yīng)用數(shù)字 電子技術(shù)、EDA設(shè)計(jì)工具、HDL語(yǔ)言等各領(lǐng)域知識(shí)得能力。提高設(shè)計(jì)能力與實(shí)際操作能力，使學(xué)生能夠獨(dú)立完成具有一定難度得數(shù)字電子系統(tǒng)得設(shè)計(jì) ,并鍛煉動(dòng)手實(shí)踐能力。1、2 Verilog 語(yǔ)言簡(jiǎn)介Verilog HDL 就是一種硬件描述語(yǔ)言 （HDL：Hardware Description Language）, 以文本 形式來(lái)描述數(shù)字系統(tǒng)

4、硬件得結(jié)構(gòu)與行為得語(yǔ)言 ,用它可以表示邏輯電路圖、邏輯表達(dá)式 ,還 可以表示數(shù)字邏輯系統(tǒng)所完成得邏輯功能。Verilog HDL與VHDL就是世界上最流行得兩種硬件描述語(yǔ)言 , 都就是在 20 世紀(jì) 80 年代中期開發(fā)出來(lái)得。前者由 Gateway Design Automatio n公司（該公司于1989年被Cade nee公司收購(gòu)）開發(fā)。兩種 HDL均為IEEE標(biāo) 準(zhǔn)。1、3 Verilog HDL 得設(shè)計(jì)流程1）文本編輯:用任何文本編輯器都可以進(jìn)行 ,也可以用專用得 HDL 編輯環(huán)境。通常 Verilog HDL 文件保存為 、v 文件。2）功能仿真:將文件調(diào)入 HDL 仿真軟件進(jìn)行功能

5、仿真 ,檢查邏輯功能就是否正確 （也叫 前仿真 , 對(duì)簡(jiǎn)單得設(shè)計(jì)可以跳過(guò)這一步 , 只有在布線完成之后 , 才進(jìn)行時(shí)序仿真 ） 。3）邏輯綜合：將源文件調(diào)入邏輯綜合軟件進(jìn)行綜合，即把語(yǔ)言綜合成最簡(jiǎn)得布爾表達(dá)式。邏輯綜合軟件會(huì)生成 、edf （ EDIF ）得EDA工業(yè)標(biāo)準(zhǔn)文件。（最好不用MAX+PLUS II進(jìn)行綜合,因?yàn)橹恢С諺HDL/Verilog HDL 得子集）4）布局布線:將、edf文件調(diào)入PLD廠家提供得軟件中進(jìn)行布線,即把設(shè)計(jì)好得邏輯 安放到CP LD/F PGA內(nèi)。5）時(shí)序仿真:需要利用在布局布線中獲得得精確參數(shù)，用仿真軟件驗(yàn)證電路得時(shí)序也 叫后仿真。2、總體設(shè)計(jì)每個(gè)方向四種燈

6、依次按如下順序點(diǎn)亮，并不斷循環(huán):綠燈一黃燈一左拐燈一黃燈一紅燈， 并且每個(gè)方向紅燈亮得時(shí)間應(yīng)該與另一方向綠、黃、左拐、黃燈亮得時(shí)間相等。黃燈所起 得作用就是用來(lái)在綠燈與左拐燈后進(jìn)行緩沖，以提醒行人及駕駛員該方向上要禁行了 ； I信號(hào) 燈變換次序?yàn)?A主干道 每次放行40秒,亮5秒黃燈讓行駛中得車輛有時(shí)間停到禁行線 外,左拐放行15秒,亮5秒黃燈；支干道放行30秒,亮5秒黃燈，左拐放行15秒，亮5 秒黃燈 ，各計(jì)時(shí)電路位倒計(jì)時(shí)顯示。圖1設(shè)計(jì)流程圖根據(jù)系統(tǒng)得功能要求，可分為四個(gè)部分來(lái)實(shí)現(xiàn)，分別就是定時(shí)模塊，主控電路，譯碼 驅(qū)動(dòng)電路與掃描顯示幾部分。分頻部分就是把外部提供得1Hz進(jìn)行分頻得到系 統(tǒng)工

7、作需要得工作脈沖，顯示部分包括兩個(gè)內(nèi)容，一個(gè)就是主干道紅綠燈顯示，另一個(gè)就是支干道 紅綠燈顯示。然后將紅綠燈顯示時(shí)間以 BCD碼形式顯示出來(lái)，顯示模塊將其譯碼輪流掃 描顯示4具有四種信號(hào)燈得交通燈控制器設(shè)計(jì)如圖交通信號(hào)燈控制器系統(tǒng)工作流程(1)主干道放行亮綠燈40秒,支干道紅燈顯示(2)主干道綠燈轉(zhuǎn)黃燈(3)主干道黃燈轉(zhuǎn)左拐主干道左拐轉(zhuǎn)紅燈主干道紅燈顯示25秒,支干道綠燈轉(zhuǎn)黃燈主干道紅燈顯示20秒,支干道黃燈轉(zhuǎn)左拐主干道亮紅燈565秒；25秒20秒；30秒；5秒；15秒；秒；15秒,支干道紅燈顯示55秒,支干道綠燈顯示秒,支干道左拐轉(zhuǎn)黃燈55秒,支干道紅燈顯示(8)依次循環(huán)跳到主干道，紅綠燈重

8、新計(jì)時(shí)5干道主干運(yùn)左找繼 好左拐握墓紅QOQQQQQQIIJ4 Ksi ns2 列LALLA.2LA3 LwLB1LB2 LBjLB4 cUbFKAZCPLD c4 e f fEI匸K1圖2 設(shè)計(jì)電路圖JOUl1丄11_11支干11計(jì)時(shí)主干U計(jì)時(shí)道紅綠燈顯示；輸出部分為七段譯碼顯示與位選碼 MS,數(shù)碼管顯示得就是交通信號(hào)燈 轉(zhuǎn)換時(shí)間。3、實(shí)驗(yàn)方法3、1仿真平臺(tái)簡(jiǎn)介Men tor公司得ModelSim就是業(yè)界最優(yōu)秀得HDL語(yǔ)言仿真軟件，它能提供友好得仿真 環(huán)境,就是業(yè)界唯一得單內(nèi)核支持 VHDL與 Verilog混合仿真得仿真器。它采用直接優(yōu)化得 編譯技術(shù)、Tcl/Tk技術(shù)、與單一內(nèi)核仿真技術(shù)，

9、編譯仿真速度快，編譯得代碼與平臺(tái)無(wú)關(guān)， 便于保護(hù)IP核,個(gè)性化得圖形界面與用戶接口 ，為用戶加快調(diào)錯(cuò)提供強(qiáng)有力得手段，就是 FP GA/ASIC設(shè)計(jì)得首選仿真軟件。、Memory窗 口、;C 與 Tcl/Tk 接得設(shè)計(jì)功能；對(duì) 。可以單獨(dú)主要特點(diǎn)：RTL與門級(jí)優(yōu)化，本地編譯結(jié)構(gòu)，編譯仿真速度快，跨平臺(tái)跨版本仿真；單內(nèi) 核VHDL與 Verilog混合仿真；源代碼模版與助手，項(xiàng)目管理；集成了性能分析、波形比 較、代碼覆蓋、數(shù)據(jù)流 ChaseX Signal Spy、虛擬對(duì)象Virtual Object Assertion窗口、源碼窗口顯示信號(hào)值、信號(hào)條件斷點(diǎn)等眾多調(diào)試功能口 ,C調(diào)試；對(duì)Syst

10、emC得直接支持，與HDL任意混合；支持SystemVerilog 系統(tǒng)級(jí)描述語(yǔ)言得最全面支持,SystemVerilog,SystemC, PSL; ASIC Sig n off 或同時(shí)進(jìn)行行為（behavioral） 、RTL級(jí)、與門級(jí)（gate-level） 得代碼。3、2仿真步驟1）點(diǎn)開file,選擇new,點(diǎn)擊project,來(lái)創(chuàng)建一個(gè)新工程。work,輸入得2）在彈出得對(duì)話框中輸入工程名與庫(kù)名稱，這里直接采用默認(rèn)庫(kù) 工程名為“ testtraffic” ,輸入完畢后點(diǎn)擊ok完成。3）在彈出得對(duì)話框中選中AddExistingFile按鈕，找到文件存儲(chǔ)得路徑 “modelsim”點(diǎn)擊

11、ok。同時(shí)兩個(gè)程序文件處會(huì)有兩個(gè)問(wèn)號(hào)。4）右鍵點(diǎn)擊空白處，選擇其中得Pile選項(xiàng)，會(huì)出現(xiàn)一系列得編譯方式。最常用得 就是前兩個(gè)，即編譯選中文件Pile Selected同時(shí)兩個(gè)程序文件處得問(wèn)號(hào)變?yōu)閷?duì) 號(hào)。5）選中Simulate,選擇第二個(gè)start Simulation。在彈出得對(duì)話框中選擇 work里 得testtraffic并且去掉左下角得對(duì)號(hào)，點(diǎn)擊ok。6）右鍵點(diǎn)擊testtraffic模塊,選中Add,然后Add to Wave。這時(shí)會(huì)出現(xiàn)一個(gè)新窗 口: wave-default。這里就就是觀察信號(hào)變化得區(qū)域，在仿真沒(méi)有運(yùn)行時(shí)，輸出得信 號(hào)均為空,快捷鍵中有Run-All按鈕進(jìn)行仿真

12、。4、仿真步驟fc W氐諭林E話*ti蕪m晶Fn*訛山MM計(jì)廟詰Ik啪*片#麗“*祥岳eFUAA* n兄J/彘員圖3仿真結(jié)果示意圖如圖3所示,我們瞧出瞧出主干道紅燈亮得時(shí)間等于支路綠燈，黃燈，左轉(zhuǎn)燈，黃燈亮得 時(shí)間之與，同時(shí)支路紅燈亮得時(shí)間等于主干道綠燈，黃燈，左轉(zhuǎn)燈,黃燈亮得時(shí)間之與。本設(shè)計(jì) 中設(shè)定A方向紅、綠、黃、左拐燈亮得時(shí)間分別為 55秒、40秒、5秒與15秒,B方向 紅、綠、黃、左拐燈亮得時(shí)間分別為:65秒、30秒、5秒與15秒，該系統(tǒng)滿足我們得設(shè)計(jì) 需求。5、結(jié)論通過(guò)本次課設(shè),就是我從一個(gè)verilog HDL編程語(yǔ)言得菜鳥逐漸升級(jí)為一個(gè)感興趣得 初學(xué)者、體驗(yàn)到了細(xì)心對(duì)一個(gè)編程者得

13、重要性，與程序得規(guī)范性對(duì)于程序得重要性在 verilog語(yǔ)言中,我們必須注意其與C語(yǔ)言得異同,比如格式與變量定義,還有模塊得調(diào)用, 與時(shí)鐘信號(hào)得應(yīng)用。還有,verilogHDL設(shè)計(jì)語(yǔ)言就是一門很好得硬件描述語(yǔ)言,可以直白 得描述實(shí)際得電路，實(shí)際得系統(tǒng)模型，易懂而且易于實(shí)現(xiàn)，我覺(jué)得在以后多加練習(xí)，可以對(duì) 以后得學(xué)習(xí)與工作帶來(lái)莫大得幫助。通過(guò)做熊老師得課程設(shè)計(jì)培養(yǎng)了學(xué)生綜合運(yùn)用所學(xué)知 識(shí),發(fā)現(xiàn),提出，分析與解決實(shí)際問(wèn)題，鍛煉實(shí)踐能力得重要環(huán)節(jié)，就是對(duì)學(xué)生實(shí)際工作能力 得具體訓(xùn)練與考察過(guò)程。通過(guò)這次課程設(shè)計(jì)使我懂得了理論與實(shí)際相結(jié)合就是很重要得，只有理論知識(shí)就是遠(yuǎn)遠(yuǎn)不夠得，只有把所學(xué)得理論知識(shí)與實(shí)踐

14、相結(jié)合起來(lái)，從理論中得出 結(jié)論,從而提高自己得實(shí)際動(dòng)手能力與獨(dú)立思考得能力。如果說(shuō)大學(xué)得學(xué)習(xí)就像就是在充實(shí)自己 , 那么課設(shè)得意義就就是讓所學(xué)得東西充分得 發(fā)揮出來(lái) ,我希望大學(xué)得制度也可以從大一就開始抓起 , 這才就是對(duì)我們學(xué)生得一次提升。在實(shí)戰(zhàn)中自由發(fā)揮 , 只有困難才能讓我們更加強(qiáng)大。參考文獻(xiàn)1CPLD/FPGA應(yīng)用系統(tǒng)設(shè)計(jì)與（基礎(chǔ)篇）作者：億特科技 人民郵電出版社 出版日期：2005 年 7 月書號(hào)：ISBN 7-115-13200-3/TP 、45032、林明權(quán)、VHDL數(shù)字控制系統(tǒng)設(shè)計(jì)范例（第一版）M北京：電子工業(yè)出版社；3、楊曉慧、電子技術(shù) EDA實(shí)踐教程（第一版）M,北京：國(guó)防

15、工業(yè)出版社；附錄module aa(clk,rst,LAMPA,led,data_out)；output7：0 LAMPA ,led,data_out；input clk,rst；reg7：0numa,led；reg tempa ,i；reg3：0 data_in；reg3：0counta；reg7：0ared,ayellow,agreen；reg7：0LAMPA,data_out；reg 24：0 c, k,c1；reg clk1s；reg clk_100；reg19：0 cnt2；always (posedge clk )beginif(c=12500000)beginc=0;clk1s=

16、clk1s;endelsec=c+1;endalways (posedge clk )begincnt2=cnt2+1;if(cnt2=100000)beginclk_100=clk_100;cnt2=0;end該模塊控制東西方向得三種燈endalways(posedge clk1s or negedge rst )/if(!rst)LAMPA=8b00001001;elsebeginayellow=8b00000110;agreen=8b00000111;if(!tempa)begintempa=1;if(counta = 0)beginnuma=agreen;LAMPA=8b0010000

17、1;/南北方向通綠燈亮東西方向紅燈亮counta=counta+1;end if(counta = 1) beginnuma=ayellow;LAMPA=8b00010001;/南北方向黃燈亮東西方向紅燈亮counta=counta+1;end if(counta = 2) beginnuma=ayellow;LAMPA=8b00000001;/南北方向黃燈滅東西方向紅燈亮counta=counta+1;end if(counta = 3) beginnuma=ayellow;LAMPA=8b00010001;/南北方向黃燈亮東西方向紅燈亮counta=counta+1;endif(count

18、a = 4) beginnuma=agreen;LAMPA=8b00001100;/南北方向紅燈亮東西方向綠燈亮counta=counta+1;end if(counta = 5) beginnuma=ayellow;LAMPA=8b00001010;/南北方向紅燈亮東西方向黃燈亮counta=counta+1;end if(counta = 6) beginnuma=ayellow;LAMPA=8b00001000;/南北方向紅燈亮東西方向黃燈滅counta=counta+1;end if(counta = 7) begin numa=ayellow;LAMPA=8b00001010;/南北方向紅燈亮東西方向黃燈亮counta=0;endendelse begin/ 倒計(jì)時(shí)模塊if(numa) begin if(numa=0) begin tempa=0;end else begin if(numa7:4=4b0000) begin numa3:0=4b1111;numa7:4= numa7:4- 4b0001;end else numa3:0=numa3:0- 4b0001;end end end