基于ARM和FPGA的高速數(shù)據(jù)采集卡的設(shè)計(jì)與實(shí)現(xiàn)(1).

1、清華大學(xué)碩士畢業(yè)論文報(bào)告課程名稱：嵌入式系統(tǒng)課程設(shè)計(jì) 專業(yè)班級(jí)：應(yīng)用電子技術(shù)09201班學(xué)生姓名:崔劍指導(dǎo)教師：袁里弛完成時(shí)間：2011年12月26日?qǐng)?bào)告成績：湖南文理學(xué)院電氣與信息工程學(xué)院目錄第一章系統(tǒng)設(shè)計(jì)方案和主要器件選型.1.1系統(tǒng)設(shè)計(jì)方案1.2 ADC芯片選型1.3 DA芯片選型1.4 FPGA芯片選型1.5主控CPU選型第二章數(shù)據(jù)采集與觸發(fā)電路設(shè)計(jì)2.1前端采集電路設(shè)計(jì) 2.2觸發(fā)電路與觸發(fā)控制2.3 SDRAM控制器設(shè)計(jì)第三章各芯片間的數(shù)據(jù)傳輸與處理 3.1采集卡各芯片速度等級(jí)的劃分和數(shù)據(jù)流向3.2 ARM 與 FPGA 通信3.3數(shù)據(jù)的模擬輸出第四章設(shè)計(jì)總結(jié)參考文獻(xiàn)附錄1 ARM

2、外圍電路附錄2 FPGA夕卜圍電路2.22.3.34.5.6.787713.131415評(píng)悶盤見！評(píng)ftl救師fl期20 - 2 -附錄3 ARM讀取顯示程序 湖南文理學(xué)院電氣與信息工程學(xué)院 第一章系統(tǒng)設(shè)計(jì)方案和主要器件選型1.1系統(tǒng)設(shè)計(jì)方案整個(gè)系統(tǒng)是由前端模擬通道、觸發(fā)電路、FPGA數(shù)據(jù)采集預(yù)處理、數(shù)據(jù)模擬輸出 和ARM數(shù)據(jù)處理顯示五部分組成。FPGA數(shù)據(jù)采集預(yù)處理分為A/D數(shù)據(jù)采集、 觸發(fā)控制、幀控制、SDRAM控制器和ARM數(shù)據(jù)交換五個(gè)部分，模擬數(shù)據(jù)經(jīng)過 A/D裝換后在FPGA中緩沖，緩沖之后使用觸發(fā)控制將采集到的數(shù)據(jù)分成512個(gè)數(shù)據(jù)點(diǎn)組成的數(shù)據(jù)幀，數(shù)據(jù)按照幀的順序傳輸，經(jīng)過SDRAM存

3、儲(chǔ)后，通過ARM與FPGA中的共享存儲(chǔ)區(qū)傳輸給 ARM。具體的數(shù)據(jù)采集系統(tǒng)的硬件結(jié)構(gòu)圖 如下圖2-1所示：圖2-1數(shù)據(jù)采集卡硬件結(jié)構(gòu)圖1.2 ADC芯片選型A/D轉(zhuǎn)換器是整個(gè)采集系統(tǒng)的核心，系統(tǒng)前端模擬電壓調(diào)理電路、 FPGA數(shù)據(jù)采 集和后端的采集控制部分都與A/D直接相關(guān)，A/D芯片的選擇不但關(guān)系到系統(tǒng)設(shè) 計(jì)的性能，而且直接決定了整板設(shè)計(jì)的難度。1.3 DA芯片選型為了輸出高性能的模擬信號(hào)，DAC采用采樣率高達(dá)175M的高速DAC。AD970X 系列DAC針對(duì)低功耗特性進(jìn)行了優(yōu)化，同時(shí)仍保持出色的動(dòng)態(tài)性能，適合用于 手持便攜式儀器等需要有效地合成寬帶信號(hào)的場(chǎng)合。AD9707精度高達(dá)14位，采

4、樣率為175MS PS,內(nèi)部集成邊沿觸發(fā)式輸入鎖存器，1V溫度補(bǔ)償帶隙基準(zhǔn)電 壓源和自校準(zhǔn)功能，使 AD9707能提供真14位INL與DNL性能。1 FLASH"hOPAMa和嶽出牡-3 -湖南文理學(xué)院電氣與信息工程學(xué)院1.4 FPGA芯片選型 在現(xiàn)代采集系統(tǒng)中FPGA往往被用做通信系統(tǒng)的中樞，負(fù)責(zé)了大量的數(shù)據(jù)采集和 前期處理和控制工作，F(xiàn)PGA作為系統(tǒng)的中間級(jí)主芯片承擔(dān)著承前啟后的重大任 務(wù)。1.4.1 FPGA的特點(diǎn)及選型常見的FPGA般由六部分組成，分別為可編程輸入/輸出單元、基本可編程邏輯 單元、嵌入式塊RAM、豐富的布線資源、底層嵌入功能單元和內(nèi)嵌專用硬核 等。1.4.2

5、FPGA的設(shè)計(jì)步驟1. 電路設(shè)計(jì)與輸入2.功能仿真3.綜合優(yōu)化4.綜合后仿真5.實(shí)現(xiàn)與布局布線6.時(shí)序仿真和驗(yàn)證7.板級(jí)仿真與驗(yàn)證8.調(diào)試與加載配置1.4.3 FPGA核心電路設(shè)計(jì)FPGA各系列的最小系統(tǒng)板的單元組成基本相同，僅具體電路中存在著差異。一 般可以把其組成分為七部分：FPGA主芯片、PROM存儲(chǔ)芯片、電源電路、全局 時(shí)鐘發(fā)生電路、JTAG接口電路、下載模式選擇電路和接口引出插針。以該最小 系統(tǒng)板作為控制核心，外加所需的接口電路就可以實(shí)現(xiàn)各種設(shè)計(jì)。1.5主控CPU選型主控CPU相當(dāng)與人的心臟，整個(gè)系統(tǒng)運(yùn)行的快慢與它有直接關(guān)系，常見的嵌入 式處理器有單片機(jī)、ARM、DSP等，它們都有各

6、自的特點(diǎn)，運(yùn)用的場(chǎng)合各有不 同，設(shè)計(jì)的難度也不一樣。主控 CPU的選擇是一個(gè)綜合的過程，在選擇時(shí)它必 須有以下特點(diǎn)：1. CPU運(yùn)算速度快，不能拖慢整個(gè)系統(tǒng)采集的效率。2. CPU內(nèi)嵌LCD控制器可以驅(qū)動(dòng)TFT-LCD，利于降低系統(tǒng)設(shè)計(jì)難度。3. 所選處理器比較常見，在其他設(shè)計(jì)中有廣泛應(yīng)用，便于代碼移植，簡(jiǎn)化設(shè)計(jì)。4. 基于此CPU的開發(fā)板購買方便，價(jià)格便宜，代碼豐富。-4 -湖南文理學(xué)院電氣與信息工程學(xué)院第二章數(shù)據(jù)采集與觸發(fā)電路設(shè)計(jì)2.1前端米集電路設(shè)計(jì)2.1.1 AD前端調(diào)理電路前端調(diào)理電路目的就是將被測(cè)信號(hào)調(diào)理到AD9480模擬輸入的電壓范圍。被測(cè)信號(hào)經(jīng)過前端阻抗變換網(wǎng)絡(luò)之后，進(jìn)入后級(jí)運(yùn)

7、算放大器，后級(jí)選擇高阻抗低噪聲運(yùn) 算放大器ADA4817，輸入阻抗高達(dá)500GQ。下圖2-1為AD8351單端轉(zhuǎn)差分的典型電路：圖2-1 AD8351單端轉(zhuǎn)差分的典型電路下圖2-2為AD9480功能模塊圖：圖2-2 AD9480功能模塊圖VREF SENSEDCO+DC6(LVDSJPDWND7-D0 LVDSjiVIN+VIN-AGND DrGND DRVDD AVDDST LV 05 BIASCLK+CLK-AVDDP55011OJgFHI IF0.1 pFOJpF $RlHI*OJpF25ft-5 -湖南文理學(xué)院電氣與信息工程學(xué)院2.1.2 FPGA數(shù)據(jù)采集設(shè)計(jì)中使用FPGA內(nèi)部的RAM

8、來緩沖AD輸出的數(shù)據(jù)，EP3C25內(nèi)部的RAM資 源總共有608Kbits，使用這些內(nèi)部的RAM作為數(shù)據(jù)緩沖單元，既可以節(jié)約成 本，又可以提高硬件采集的性能。使用 FPGA內(nèi)部的RAM資源，設(shè)計(jì)中可以非 常容易的構(gòu)建前端數(shù)據(jù)緩沖所需要的雙口 RAM或者FIFO。下圖2-3為典型的雙口 RAM模塊圖。2-3典型的雙口 RAM模塊圖2.2觸發(fā)電路與觸發(fā)控制為了保證采集數(shù)據(jù)的穩(wěn)定，一般的數(shù)據(jù)采集系統(tǒng)中都會(huì)有觸發(fā)電路，它能提供了 一個(gè)穩(wěn)定的觸發(fā)相位點(diǎn)，使得重構(gòu)的波形能夠在上位機(jī)的顯示屏上穩(wěn)定顯示，還 保證我們能觀測(cè)的感興趣的波形。2.2.1觸發(fā)分析觸發(fā)的目的是同步，觸發(fā)的過程是比較。圖2-4基本的觸發(fā)

9、結(jié)構(gòu)圖Yvraddressjg-.DIK京壬0星寸2dat日 wrenwrclocRrdclock-6 -湖南文理學(xué)院電氣與信息工程學(xué)院222觸發(fā)控制典型的觸發(fā)信號(hào)為比較器輸出的脈沖信號(hào)，觸發(fā)控制是根據(jù)觸發(fā)脈沖的起始位 置，采集起始位置之后的一幀數(shù)據(jù)，由于每一次觸發(fā)信號(hào)產(chǎn)生時(shí)，采集的數(shù)據(jù)都是在一個(gè)固定的值，因此將每次觸發(fā)后的512個(gè)數(shù)據(jù)點(diǎn)組合為一幀，在顯示上就會(huì)出現(xiàn)一個(gè)穩(wěn)定的數(shù)據(jù)波形。整個(gè)控制和實(shí)現(xiàn)上述功能的過程就是觸發(fā)控制。2.4 SDRAM控制器設(shè)計(jì)CMDACKBA1:0CS1:0CKERASCASWE命令接口Request . C_ACKADDK .刷新控制REF_REO . 卓 REF

10、ack2.4.1 SDRAM控制器結(jié)構(gòu)圖2-5 SDRAM控制器系統(tǒng)結(jié)構(gòu)1.控制接口模塊圖2-6接口模塊的結(jié)構(gòu)圖命令接口#««命令空成刷新控制R£F_REQ 盲 REFMX«據(jù)路徑撲塊0ECMDACK-7-湖南文理學(xué)院電氣與信息工程學(xué)院 第三章各芯片間的數(shù)據(jù)傳輸與處理3.1采集卡各芯片速度等級(jí)的劃分和數(shù)據(jù)流向按照整個(gè)系統(tǒng)各部分的速度，我們將系統(tǒng)簡(jiǎn)單的劃分為三個(gè)速度等級(jí)，不管是程 序設(shè)計(jì)還是PCB設(shè)計(jì)都要充分的考慮到各個(gè)速度等級(jí)的特點(diǎn)，才能設(shè)計(jì)出合理可 靠的系統(tǒng)，具體劃分情況如下圖3-1所示：圖3-1系統(tǒng)速度等級(jí)劃分圖 中速為了提高采集、存儲(chǔ)和顯示的效率，

11、根據(jù)各個(gè)芯片的特點(diǎn)，運(yùn)用了下面幾種處理方式來提高效率：1. 在FPGA中構(gòu)建一個(gè)多緩沖單元的乒乓機(jī)制采集模塊，提高FPGA采集的效 率，并降低了中間級(jí)傳輸?shù)乃俣?，利于中間級(jí)的數(shù)據(jù)處理。2. 在中間級(jí)FPGA與后端ARM之間的通信中，使用DMA模式，大大提高了數(shù)據(jù) 傳輸?shù)乃俾?，并解放?ARM，使其可以從容的進(jìn)行數(shù)據(jù)處理和顯示工作。3. 在ARM接收數(shù)據(jù)后對(duì)采集的數(shù)據(jù)幀進(jìn)行控制，保證數(shù)據(jù)傳輸?shù)目煽啃院驼_ 性。3.2 ARM 與 FPGA 通信在數(shù)據(jù)采集卡中ARM主要負(fù)責(zé)數(shù)據(jù)顯示和數(shù)據(jù)分析，處理的速度處于 MS級(jí)； 而FPGA在系統(tǒng)中處于數(shù)據(jù)的高速采集和高速處理，處理的速度是ns級(jí)。兩個(gè)處理器的

12、之間的數(shù)據(jù)傳輸屬于典型的異步數(shù)據(jù)通信，它們之間通信的速度之間決定 了系統(tǒng)處理數(shù)據(jù)的效率。FPGA與ARM之間屬于大量數(shù)據(jù)交換，以異步并行讀 取的方式為例介紹ARM與FPGA的通信，實(shí)際設(shè)計(jì)中使用DMA方式來實(shí)現(xiàn) ARM與FPGA之間的大數(shù)據(jù)量通信。3.2.1 ARM存儲(chǔ)系統(tǒng)分析S3C2410A存儲(chǔ)控制器提供訪問外部存儲(chǔ)器所需要的存儲(chǔ)器控制信號(hào)。S3C2410A支-8 -湖南文理學(xué)院電氣與信息工程學(xué)院持大、小端模式，將存儲(chǔ)空間分為 8個(gè)組（Ban k），每組大小是128M，共計(jì)1GB,如圖3-2所示。3.3數(shù)據(jù)的模擬輸出3.3.1模擬輸出電路設(shè)計(jì) 模擬輸出部分是由AD9707、低電壓異或門76V

13、X86和運(yùn)放ADA4899組成。測(cè)試 時(shí)可以通過跳線J1選擇AD9707的工作模式，J1選擇高電平時(shí)為PIN模式，低 電平時(shí)為SPI模式，出現(xiàn)高電平脈沖時(shí)復(fù)位內(nèi)部寄存器。電路圖中AD9707的輸REFIO引腳需用一個(gè)0.1 uF入時(shí)鐘選擇差分時(shí)鐘，AD9707輸出選擇單端輸出，正向輸出端IOUTA與 ADA4899的反相輸入端相連，反向輸出端IOUTB接地，內(nèi)部基準(zhǔn)電壓源 REFIO 與ADA4899的同相輸入端相連。運(yùn)算放大器 ADA4899將AD9707單端輸出的電 流變化轉(zhuǎn)換為電壓變化，外部使用內(nèi)部基準(zhǔn)電壓源時(shí) 電容接地?；镜挠布娐穲D如下圖 3-3所示：QtFFFF FFFF cyo

14、oooi 0000 fNot lusecjNot usedSFR AreaSFR AreaBootSRAM(4KBylftS)Not usedSROMSDRAM(nGCSZ)SROM/SDRAM (nGCS/JSROhVSORAM(nGCSS)SROWSO'IRAM(nGCS6)SROM (nGCS5JSROM (nGCS5lSROW (nGCS4)SROM (nGCS4>SROM (nGCS3)SROM (nGCS3JSROM (nGCSZ)SROM rnGCS2)SROM (nGCS1)SROM (nGCSlIJSROM (nGCSO)Boot Internal1SRAM (

15、4KB3.1OMpPj 01.10OM(1;0J-000(3800 0000 0(30001 0000 Ck2800i 0000 0(20001 0000 0(10000000 QcOQOOi 0000 060000000 Ck18000000 Q(4000h0000 >Qt4eOOLOOOO fEk4000 OFFF 一-9 -湖南文理學(xué)院電氣與信息工程學(xué)院圖3-3 AD9707基本外圍電路332 AD9707內(nèi)部寄存器配置在AD9707測(cè)試之前必須按照外圍電路的設(shè)計(jì)配置好AD9707工作的狀態(tài)。3.3.3使用ARM和FPGA分別配置 AD97071.使用ARM配置AD9707內(nèi)部寄存

16、器S3C2410具有兩個(gè)SPI接口模塊，每個(gè)模塊分別具有兩個(gè) 8位移位寄存器用來接 收和發(fā)送數(shù)據(jù)。數(shù)據(jù)的接收（串行移入）和發(fā)送（串行移出）是同時(shí)進(jìn)行的。串 行數(shù)據(jù)的速率由相應(yīng)的寄存器設(shè)定。其時(shí)序很簡(jiǎn)單，主要是在CLK的控制下，兩個(gè)雙向移位寄存器進(jìn)行數(shù)據(jù)交換。SPI接口發(fā)送數(shù)據(jù)的程序流程圖如下圖 3-4 所示：圖3-4 SPI數(shù)據(jù)發(fā)送程序流程圖10 -aTK*T>IH>4*411BpPisOSyfetMJIIC曲亦ip'.1impnm bU u2LX ”巧 +：JU* 寧4科仆II湖南文理學(xué)院電氣與信息工程學(xué)院使用S3C2410的SPI端口 0來配置AD9707內(nèi)部寄存器的主

17、程序如下：void Sp i_MS_poll(void)int i;S16 a2=0x0080,0x0200;地址0x00的數(shù)據(jù)為0x80;地址0x02的數(shù)據(jù)為0x00for(i=0;iv2;i+) /通過兩次賦值SPI_Port_Init(0);/SPI 端口初始化rSPPRE0=0x0; 設(shè)置波特率 SCLK 為 20MrSP CON0=(0<<5)|(1<<4)|(1<<3)|(1<<2)|(0<<1)|(0<<0);設(shè)置SPI端口為Polling模式，時(shí)鐘使能，SPI為主控模式rSPP IN0=(0vv2)|(1v

18、v1)|(0vv0);禁止多主控錯(cuò)誤檢測(cè)使能，主機(jī)輸出后釋放MOSIif(rSPSTA0&0x1) / 檢查 SPI0 的狀態(tài) rSPTDAT0=ai; i+; /發(fā)送數(shù)據(jù)，準(zhǔn)備下一次發(fā)送數(shù)據(jù) rSP CON0=(0<<5)|(0<<4)|(1<<3)|(1<<2)|(0<<1)|(0<<0);設(shè)置SPI端口為Polling模式,禁止SCK,選擇主控模式使用ARM的SPI接口可以很方便的配置 AD9707，但是在測(cè)試電路板上 ARM離 AD9707較遠(yuǎn)，走線比較長，布線時(shí)比較復(fù)雜，導(dǎo)致測(cè)試時(shí)不得不使用飛線。為 了解

19、決布線困難的問題，我們采用FPGA模擬SPI接口配置AD9707內(nèi)部寄存器。2.使用FPGA配置AD9707內(nèi)部寄存器FPGA的使用非常靈活，同一片F(xiàn)PGA通過不同的程序可以產(chǎn)生不同的電路功 能。下面就是使用VHDL語言編寫一個(gè)SPI控制器，來發(fā)送配置數(shù)據(jù)給AD9707。根據(jù)圖4-7中的寫入時(shí)序編寫程序17 18 19 20，具體代碼如下： LIBRARY IEEE;USE IEEE.STD LOGIC 1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;-11 - 湖南文理學(xué)院電氣與信息工程學(xué)院ENTITY SPI ISGENERIC(DATA:STD_L0GI

20、C_VECT0R(11 DOWNTO 0):="110101101011");-配置數(shù)據(jù)P ORT(SCLK:IN STD_LOGIC;CSB, SDIO: OUT STD_LOGIC);END SPI;ARCHITECTURE BEHAVE OF SPI ISSIGNAL COUNT : STD_LOGIC_VECTOR(3 DOWNTO 0);SIGNAL REG : STD_LOGIC_VECTOR(11 DOWNTO 0);SIGNAL X : STD_LOGIC;BEGINPROCESS(SCLK,X)-產(chǎn)生片選信號(hào) CSBBEGINEND P ROCESS;PR

21、OCESS(SCLK)-從SDO串行發(fā)送配置數(shù)據(jù)BEGINIF(SCLK'EVENT AND SCLK='1')THENIF(COUNT="0001")THEN REG<=DATA;ELSEREG<=REG (10 DOWNTO 0) & '0'END IF;END IF;END P ROCESS;SDIO <=REG (11);END BEHAVE;程序編譯仿真后得到的時(shí)序圖如下圖 4-9所示，整個(gè)程序綜合之后僅占用 4個(gè)邏 輯單元，使用類屬參數(shù)定義配置數(shù)據(jù)，方便用戶按照自己的設(shè)計(jì)隨意修改。圖4-9 FPG

22、A模擬SPI接口發(fā)送數(shù)據(jù)的時(shí)序仿真圖I®TTHTI 1»111IIIIIIIIIIIHIIIIIIIIIIIIIIIIIIIHHIIIIIIIIIII2 Hijiiiiiii；! iiiiiiiiii；! iiijiiII-12 -湖南文理學(xué)院電氣與信息工程學(xué)院第四章實(shí)驗(yàn)報(bào)告總結(jié) 經(jīng)過三個(gè)星期的實(shí)習(xí)，過程曲折可謂一語難盡。在此期間我也失落過，也曾一度 熱情高漲。從開始時(shí)滿富盛激情到最后汗水背后的復(fù)雜心情，點(diǎn)點(diǎn)滴滴無不令我 回味無長。生活就是這樣，汗水預(yù)示著結(jié)果也見證著收獲。勞動(dòng)是人類生存生活永恒不變的 話題。通過實(shí)習(xí)，我才真正領(lǐng)略到艱苦奮斗”這一詞的真正含義，我才意識(shí)到老一

23、輩測(cè)繪為我們的社會(huì)付出。我想說，測(cè)繪確實(shí)有些辛苦，但苦中也有樂，在如 今物欲很流的世界，很少有機(jī)會(huì)能與大自然親密接觸，但我們可以，而且測(cè)繪也 是一個(gè)團(tuán)隊(duì)的任務(wù)，一起的工作可以讓我們有說有笑，相互幫助，配合默契，多 少人間歡樂在這里灑下，大學(xué)里一年的相處還趕不上這十來天的實(shí)習(xí)，我感覺我 和同學(xué)們之間的距離更加近了；我想說，測(cè)繪確實(shí)很累，但當(dāng)我們所測(cè)的數(shù)據(jù)制 成成果時(shí)，心中也不免產(chǎn)生興奮；正所謂 三百六十行，行行出狀元”。我們同樣可以為社會(huì)作出我們應(yīng)該做的一切，這有什么不好？我不斷的反問自己。也許有 人不喜歡野外的工作也許有人認(rèn)為測(cè)繪的工作環(huán)境不好，但我認(rèn)為無論干什么， 只要人生活的有意義就可。社

24、會(huì)需要我們，我們也可以為社會(huì)而工作。既然如 此，那還有什么必要失落呢？于是我決定沿著自己的測(cè)繪路，執(zhí)著的走下去。社會(huì)需要我們，我們也可以為社會(huì)而工作。既然如此，那還有什么必要失落呢？ 于是我決定沿著自己的測(cè)繪路，執(zhí)著的走下去。對(duì)我而言，知識(shí)上的收獲重要，精神上的豐收更加可喜。挫折是一份財(cái)富，經(jīng)歷 是一份擁有。這次實(shí)習(xí)必將成為我人生旅途上一個(gè)非常美好的回憶！-13 -湖南文理學(xué)院電氣與信息工程學(xué)院參考文獻(xiàn)1 周林，殷俠等編著.數(shù)據(jù)采集與分析技術(shù)M.西安：西安電子科技大學(xué)出版社，20052 吳繼華，王誠編著.Altera FPGA/CPLD設(shè)計(jì)（基礎(chǔ)篇）M.北京：人民郵電出 版社，20053 王彥

25、主編.基于FPGA的工程設(shè)計(jì)與應(yīng)用M.西安：西安電子科技大學(xué)出版社， 20074 范書瑞，趙燕飛，高鐵成編著.ARM處理器與C語言開發(fā)應(yīng)用M.北京：北京 航空航天大學(xué)出版社，2008吳繼華，王誠編著.Altera FPGA/CPLD設(shè)計(jì)（高級(jí)篇）M.北京：人民郵電出 版社，2005 唐彬，徐強(qiáng)，王莉薇編著.數(shù)字IC設(shè)計(jì)一一方法、技巧與實(shí)踐.北京：機(jī)械工 業(yè)出版社，20067美Steve Kilts著，孟憲元譯。高級(jí)FPGA設(shè)計(jì)結(jié)構(gòu)、實(shí)現(xiàn)和優(yōu)化M.北京:機(jī)械工業(yè)出版社，20098日桑野雅彥著.王慶譯.存儲(chǔ)器IC的應(yīng)用技巧.北京：科學(xué)出版社，2006 -14 -湖南文理學(xué)院電氣與信息工程學(xué)院 附錄

26、1 ARM外圍電路圖1 ARM供電圖2 LCD接口”1 In IliF5詢L"IlliIlliIE畑IUlii EmuiI刪IlliIfin IiHiiiiitaiiirihilliiiiiHiiiiHiiiiBlS!11Willi lijlHIIIIIIII副麗理矗腕汕IIH I wimhiiuiiilbiwi iiHiiitMtlll 削如Z KI忸:5!iniiirtiiiiiiHNi!sLiliiiiiiuiii iMN尷炯懣HimflIlliHill III 娜刪IlinI!JilirI'ililfli III Hi iiiiiiiiiiimil -IlMIIIlC

27、ilI|IIIU|llillllllllllll»niil屈F胃 11 1 11 rihi Bbu rH H.h UIH m -曲洞一匕龍蝕 1 I I I 11 I 11 1 riij品1?i3i!：跚rlldlaMiLllrib IMil 閩 I:閩販拆訓(xùn) IIIIIIIIIIIIflIMIMIHIMIMIHIIIIHIINIIIINIIIIt)刖IIIIHmi ni nil III nil nil III HIHSi：伺 FEaiKI 國 IIH 陋陸i!謝1訓(xùn)11曲 I HUJE*T F'HHIIlli«鄭雲(yún)I!到閩R««llll4fi|

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