按鍵陣列掃描及點(diǎn)陣顯示器控制電路設(shè)計(jì)改版

1、目錄第一章設(shè)計(jì)指標(biāo) 21.1設(shè)計(jì)指標(biāo) 21.2硬件環(huán)境 2第二章系統(tǒng)概述 22.1設(shè)計(jì)思想 .22.2可行性論證42.3 各功能的組成 42.4 總體工作過(guò)程 5第三章 單元電路設(shè)計(jì)與分析 63.1 各單元電路的選擇 63.2 設(shè)計(jì)及工作原理分析 7第四章 電路的組構(gòu)與調(diào)試 . 164.1 遇到的主要問(wèn)題 . 164.2現(xiàn)象記錄及原因分析 .164.3 解決措施及效果 164.4 功能的測(cè)試方法、步驟、設(shè)備、記錄的數(shù)據(jù) 16第五章 結(jié)束語(yǔ)175.1 對(duì)設(shè)計(jì)題目的結(jié)論性意見(jiàn)及進(jìn)一步改進(jìn)的意向說(shuō)明 .175.2總結(jié)設(shè)計(jì)的收獲與體會(huì) .18附圖（電路總圖 ）18參考文獻(xiàn) 20第一章、設(shè)計(jì)指標(biāo)1.1

2、設(shè)計(jì)指標(biāo)設(shè)計(jì)一個(gè)按鍵陣列判斷電路，采用發(fā)光二極管點(diǎn)陣顯示器以 12 個(gè)顯示符標(biāo)識(shí) 12 個(gè)按鍵。 當(dāng)有健按下時(shí)， 顯示其標(biāo)識(shí)符， 并保持顯示符直到新的按鍵作用。 如果多個(gè)按鍵同時(shí)閉合，只響應(yīng)最先作用的按鍵。1.2 硬件環(huán)境設(shè)計(jì)對(duì)象的實(shí)現(xiàn)環(huán)境與采用的FPGA開(kāi)發(fā)裝置有關(guān)，本節(jié)以LP-2900為例，說(shuō)明采用按鍵陣列掃描和點(diǎn)陣顯示器控制電路的設(shè)計(jì)原理和實(shí)現(xiàn)方法。LP-2900開(kāi)發(fā)裝置上有“ 09”、“*”、“#”共12個(gè)鍵構(gòu)成的3行4列按鍵 陣列以及 8行8列64個(gè)點(diǎn)的點(diǎn)陣顯示器。FPGA通過(guò)端口 RK1RK讀取鍵陣列的行線狀態(tài) X0X2通過(guò)3-8線譯碼器控制鍵陣列的列線 Y0Y3 74138的譯碼

3、輸入由FPGA端口 DE3DE控制。點(diǎn)陣顯示器各行由FPGA的端口 ROW1ROW制，點(diǎn)陣顯示器各列由 FPGA端口 C1C8通過(guò)反相器控制，以滿足電流驅(qū)動(dòng)能力。第二章、系統(tǒng)概述2.1設(shè)計(jì)思想1. 按鍵掃描原理數(shù)字電路中，按鍵的閉合和斷開(kāi)狀態(tài)可以通過(guò)其控制的邏輯電平判斷。（1）按鍵狀態(tài)判斷按鍵的閉合斷開(kāi)可以轉(zhuǎn)換成代表 0 或 1 的二值邏輯的低電平和高電平， 判斷 電路輸出的電平即可了解按鍵的通、 斷狀態(tài)。按鍵一般為機(jī)械開(kāi)關(guān)， 其觸點(diǎn)的合、 斷有彈性抖動(dòng)。 為了保證按鍵動(dòng)作一次， 電路只判斷到一次電平狀態(tài)的改變， 需 要采用消抖動(dòng)措施。采用基本 RS觸發(fā)器可以對(duì)電平信號(hào)整形，實(shí)現(xiàn)消抖。（2）按

4、鍵陣列判斷若需要判斷的按鍵較多， 為節(jié)省信號(hào)端口資源， 一般將按鍵分成行、 列兩組 連接成陣列形式。 每個(gè)按鍵跨接在一條行線和一條列線間。 當(dāng)按鍵閉合時(shí)， 行線 與列線接通。每條行線都通過(guò)一個(gè)電阻上拉到 +5V電位，當(dāng)行線上的所有按鍵都 未閉合時(shí)， 行線一定為高電平。 當(dāng)某條列線為低電平是， 根據(jù)各行線的電平可判 斷該列線上各鍵的狀態(tài)。（3）按鍵掃描判斷若以負(fù)脈沖掃描序列信號(hào)控制鍵陣列的列線， 使各列線分時(shí)為低電平， 同時(shí) 順序判斷各行線電平， 就能逐個(gè)確定各鍵狀態(tài)。 顯然，每個(gè)按鍵的掃描時(shí)間是列 線的低電平時(shí)間， 而陣列的掃描周期是按鍵掃描時(shí)間乘以鍵數(shù)。 所以，按鍵的閉 合時(shí)間必須大于陣列掃

5、描周期，否則閉合狀態(tài)可能會(huì)被遺漏。比如，當(dāng)陣列為 16個(gè)鍵時(shí)，如果每個(gè)鍵的掃描時(shí)間是 10ms則鍵的閉合時(shí)間必須大于 0.16s。 按鍵的閉合時(shí)間因人的動(dòng)作快慢而異，通常為零點(diǎn)幾秒至一點(diǎn)幾秒。2. 發(fā)光二極管點(diǎn)陣顯示原理點(diǎn)陣顯示電路是由發(fā)光二極管組成的陣列。 每一行發(fā)光二極管的陽(yáng)極接在一起，由行信號(hào)ROWi控制；每一列發(fā)光二極管的陰陽(yáng)極接在一起，由列信號(hào)Cj驅(qū)動(dòng)。如果把發(fā)光二極管陣列的每一行看做一個(gè) 8段共陽(yáng)顯示器，ROWi為陽(yáng)極公 共端，每一列 Cj 就是顯示器的一個(gè)段，低電平有效。這樣， 8*8 點(diǎn)陣顯示電路 與8 位動(dòng)態(tài)掃描共陽(yáng)顯示電路的結(jié)構(gòu)完全相同， 當(dāng)行掃描信號(hào)為高電平時(shí)， 列信 號(hào)

6、的低電平可以控制該行各列的發(fā)光管亮。比如，當(dāng)ROW為高電平時(shí)，若列信號(hào)C1C8為“01111110'，則ROW行第一和最末的發(fā)光管滅，其他6個(gè)亮。同理， 若把發(fā)光二極管陣列的每一列看做一個(gè) 8段共陰顯示器， Cj 為陰極公共端， 8*8 點(diǎn)陣顯示電路就與 8位動(dòng)態(tài)掃描共陰顯示電路的結(jié)構(gòu)相同。由于 LP2900 開(kāi)發(fā)裝置上點(diǎn)陣顯示器的列信號(hào)通過(guò)反相器驅(qū)動(dòng)，所以其FPGA勺列控制邏輯為高電平有效，即當(dāng) ROWi Cj都為“1”時(shí)，第i行、第j 列的發(fā)光二極管亮。根據(jù)動(dòng)態(tài)掃描顯示控制的原理， 如果采用一個(gè)計(jì)數(shù)器順序產(chǎn)生 8路行掃描信 號(hào) RW1RW， 8同時(shí)根據(jù)各行發(fā)光二極管的顯示要求同步控

7、制列信號(hào)，當(dāng)掃描計(jì)數(shù) 頻率足夠高時(shí)，點(diǎn)陣顯示的效果為一個(gè)穩(wěn)定的字符。2.2 可行性論證該設(shè)計(jì)方案在理論上是可行的。按鍵掃描部分由狀態(tài)機(jī) A 提供各個(gè)掃描信 號(hào)，用ROh實(shí)現(xiàn)代碼轉(zhuǎn)換功能，發(fā)光二極管點(diǎn)陣顯示電路由3位二進(jìn)制數(shù)控制行 掃描信號(hào)，同時(shí)控制列顯示碼同步循環(huán)輸出，即可顯示預(yù)設(shè)的字符。2.3 各功能的組成根據(jù)按鍵陣列的判斷原理， 可采用一個(gè)計(jì)數(shù)器產(chǎn)生按鍵編碼信號(hào)。 計(jì)數(shù)器的 脈沖周期等于按鍵的掃描時(shí)間，計(jì)數(shù)器的模 M大于等于被掃描的按鍵數(shù) N。本設(shè) 計(jì)要求判斷 12 個(gè)按鍵的陣列，所以可采用 4位二進(jìn)制計(jì)數(shù)器產(chǎn)生按鍵掃描碼。 計(jì)數(shù)器輸出控制譯碼器產(chǎn)生列掃描信號(hào) 丫0丫3并控制數(shù)據(jù)選擇器選擇

8、行線電平 Xi o當(dāng)被掃描的按鍵閉合時(shí)，選擇器的輸出信號(hào)控制寄存器保存計(jì)數(shù)器當(dāng)前的鍵 碼狀態(tài)，同時(shí)封鎖計(jì)數(shù)器停止鍵掃描，以避免其他按鍵閉合時(shí)產(chǎn)生的影響。發(fā)光二極管點(diǎn)陣電路采用 3位二進(jìn)制計(jì)數(shù)器譯碼后掃描控制其行 （列）信號(hào)ROWi（Cj）,同時(shí)控制列（行）顯示碼同步循環(huán)輸出。所以，必須設(shè)計(jì)一個(gè)譯碼 邏輯元件，根據(jù)寄存器保存的按鍵編碼輸出鍵符顯示列（行）控制碼。鍵符顯示 譯碼器可采用AHDL真值表方式、組合邏輯器件或只讀存儲(chǔ)器 ROM來(lái)實(shí)現(xiàn)。2.4 總體工作過(guò)程1. 按鍵編碼計(jì)數(shù)器A輸出4位二進(jìn)制碼Q3Q0每組碼通過(guò)譯碼器A產(chǎn)生一列低電平有 效的列信號(hào)， 同時(shí)通過(guò)數(shù)據(jù)選擇器選中一個(gè)行線信號(hào)判斷連

9、接該列、 該行的按鍵 狀態(tài)。當(dāng)數(shù)據(jù)選擇器輸出低電平時(shí)，表示被掃描鍵閉合。所以，計(jì)數(shù)器輸出的二 進(jìn)制碼與陣列中的按鍵對(duì)應(yīng)。 顯然，按鍵的編碼位序與計(jì)數(shù)器的輸出控制有關(guān)。若計(jì)數(shù)器的高兩位輸出 Q3 Q2控制選擇信號(hào)B1和B0,低兩位輸出Q1 Q0 控制譯碼信號(hào)A1和A0,則計(jì)數(shù)器輸出為“ 0001 ”時(shí)，丫0為低電平，選擇輸出 X1的狀態(tài)，掃描按鍵S2。因此，“0001 ”為S2的鍵碼。2. 鍵符顯示碼存儲(chǔ)由于ROM勺數(shù)據(jù)輸出控制點(diǎn)陣的列信號(hào) C1C8因此ROM中每個(gè)存儲(chǔ)單元的數(shù)據(jù)就是一行列控制碼，每位數(shù)據(jù)控制一列。一個(gè)顯示符的8行控制需要8個(gè)單 元的列碼數(shù)據(jù)，12個(gè)不同的鍵符顯示需要96個(gè)存儲(chǔ)單

10、元，這樣顯示譯碼存儲(chǔ)器 至少需要7位地址。如果ROM勺高4位地址A6A3由鍵碼Q3Q0空制，低3位地 址A2A0由行掃描計(jì)數(shù)器B控制，每個(gè)顯示符的8行列控制碼被存放在以鍵碼劃 分塊的連續(xù)8個(gè)存儲(chǔ)單元中。建立存儲(chǔ)數(shù)據(jù)文件時(shí)要注意數(shù)據(jù)位序與點(diǎn)陣序列的關(guān)系以及存儲(chǔ)單元低3位地址與點(diǎn)陣行序的關(guān)系。比如，若存儲(chǔ)器的數(shù)據(jù)輸出D7D0依序控制C1C8則數(shù)據(jù)碼從高至低位分別對(duì)應(yīng)點(diǎn)陣顯示器的從左至右列。如果狀態(tài)機(jī)B的輸出與 譯碼器B的輸入及存儲(chǔ)器低3位地址的位序?qū)?yīng)相同，當(dāng)譯碼器B的輸出丫0丫7 依序控制ROW1RO時(shí)8每個(gè)字符碼的8個(gè)存儲(chǔ)單元從低地址到高地址分別對(duì)應(yīng) 點(diǎn)陣顯示器從上至下各行。flu-IBttw

11、也樣»BrHDD D第三章 單元電路設(shè)計(jì)與分析3.1 各單元電路的選擇1. 分頻器分頻器提供固定的頻率輸出，用以控制整個(gè)電子系統(tǒng)的時(shí)鐘。分頻器由 7 片二五一十進(jìn)制計(jì)數(shù)器7490組合完成，每級(jí)為十分頻，共輸出 10MHZ1H共8 檔頻率信號(hào)，輸入為FPGA的石英晶振提供的10MHZ勺頻率。2. 狀態(tài)機(jī)整個(gè)系統(tǒng)共包含 2個(gè)狀態(tài)機(jī)， 即計(jì)數(shù)器，由 1 片 16進(jìn)制計(jì)數(shù)器 74161 構(gòu)成。 狀態(tài)機(jī)A用于按鍵陣列選擇，狀態(tài)機(jī)B提供行掃描的頻率。3. 寄存器寄存器用來(lái)保存由按鍵陣列選擇的存儲(chǔ)器地址的高 4 位，由 8 位鎖存器74377構(gòu)成。4. 顯示碼存儲(chǔ)器存儲(chǔ)器由自行設(shè)計(jì)的128*8RO

12、M勾成，每個(gè)單元存8位，共8根輸出數(shù)據(jù)線。5. 數(shù)據(jù)選擇器數(shù)據(jù)選擇選用雙片集成 4選 1 數(shù)據(jù)選擇器 73153，用于選擇按鍵陣列的行信號(hào)。6. 譯碼器譯碼器采用 38 線譯碼器 74138，配合狀態(tài)機(jī)實(shí)現(xiàn)逐行掃描功能。7. 反相選擇器反相選擇器用來(lái)選擇輸出點(diǎn)陣的顏色是否取反相， 由組合邏輯門(mén)實(shí)現(xiàn)。 外接 電平控制輸入信號(hào)，用于控制正相或反相。8. 顏色選擇器顏色選擇器是用來(lái)選擇 FPGA的點(diǎn)陣顯示器亮紅燈或綠燈的器件，由8片74138構(gòu)成，外接電平控制輸入信號(hào)，用于選擇顏色。3.2 設(shè)計(jì)及工作原理分析1. 分頻器一片 10 進(jìn)制計(jì)數(shù)器可以完成一個(gè)時(shí)鐘信號(hào)的 10分頻，如果使用 7 片完成級(jí) 聯(lián)，即可做到10A7分頻。7490為二五一十進(jìn)制計(jì)數(shù)器，其中輸入CLK1輸出QA為二進(jìn)制計(jì)數(shù)器；輸 入CLK2輸出QCQBC為5進(jìn)制計(jì)數(shù)器。CLRA CLRB為異步復(fù)位端，SET9A,S