simulation20140403網(wǎng)絡學堂

1、Cadence NC-Sim工具簡介陳 虹微學研究所hongchen12014/4/2主要內(nèi)容面向RTL的Verilog語法面向綜合的Verilog語法子集 代碼結(jié)構(gòu) 電路描述 組合邏輯電路 時序邏輯電路面向測試的Verilog語法子集Cadence：NC；Synopsis：VCSMentor：Msim22014/4/2LINUX系統(tǒng)方式用戶界面文本界面（SSH:Secure Shell）（Xmanager/xshell）圖形界面（Xmanager/xshell）桌面（VNC: Virtual Network Computing）文件傳輸FTP:File Transfer Protocol32

2、014/4/2常用UNIX/LINUX命令pwdcd mkdir顯示當前目錄進入自目錄建立子目錄ls al顯示文件名文件拷貝文件改名，移動刪除文件，不提示cp r mv rm frm rf（rm提示）刪除所有文件及子目錄geditcat編輯文件 （偶會和NC 顯示文件內(nèi)容）gftp&圖形化的FTP工具運行程序42014/4/2Cadence Tools工具Verilog XLNC-Sim (NC-vlog, NC-vhdl)檢查工具SimVision兩個工具集成在一起52014/4/2步驟1.設置環(huán)境，相關文件放在一個目錄2.3.編寫Verilog代碼：可綜合的代碼+測試代碼編譯（VHDL/V

3、erilog Compiler, Elabrator）把verilog代碼變成計算機可執(zhí)行的中間文件（Simulate）執(zhí)行中間文件4.5.分析（Waveform,List,Event,Drivers）看波形及其他62014/4/2設置運行模式啟動命令：nclaunch &選擇多步操作72014/4/2設置工作環(huán)境選擇File Set Design Directory菜單 第一次運行nclaunch設定工作目錄，產(chǎn)生設計庫worklib 源文件目錄和目錄82014/4/2設置工作環(huán)境 暫時忽略此警告，在進行文件編譯之后將自動生成hdl.var文件，重新載入工作目錄后（File Set Desi

4、gnDirectory）警告將消失。92014/4/2編輯代碼gedit & 文件名菜單View Highlight Mode-Sources選擇verilog，可亮顯關鍵字對所有的verilog文件都要操作一遍gedit /kedit/nedit2014/4/210集成電路設計與實踐編譯ToolVerilog Compiler菜單工具欄每個module對應一個標志112014/4/2Elaborator用鼠標左鍵選擇Nclaunch右面窗口里工作目錄（worklib）下的頂層實體worklib tbmoduleElaborate選擇工具欄選擇最頂層的設計做elaborate，產(chǎn)生snapsh

5、ot 做選擇工具欄然后點擊simulateSimulate122014/4/2檢查錯誤Error錯誤定位不一定準從第一個錯誤查起Warning不能忽略既無error也無warning才能繼續(xù)，否則可能不對結(jié)果132014/4/2Cadence NC/SimVision1.2.設計瀏覽窗口：Design Browser窗口：Console3.4.波形窗口：Waveform寄存器窗口：Register5.源代碼窗口：Source142014/4/2設計瀏覽窗口器testbenchUUT樹狀結(jié)構(gòu)：右邊是當前層次的信號，選擇信號進行觀測152014/4/2窗口可選擇時間如100 ns162014/4/

6、2在波形窗口中調(diào)試常用按鈕：+-=：放大縮小波形；停止；定位搜索值，或直接跳到某個信號下一個值172014/4/2寄存器窗口定制要觀測的信號態(tài)機的每個節(jié)拍的狀態(tài)變化182014/4/2源代碼和驅(qū)動窗口192014/4/2看每行代碼怎么執(zhí)行（不用） Verilog代碼并行執(zhí)行的看某個信號是否被多個進程賦值原理圖窗口202014/4/2作業(yè)31. 設計一個具有奇校驗功能的串行發(fā)送電路：電路輸入1個時鐘周期寬度的輸入數(shù)據(jù)產(chǎn)生有效脈沖strobe，輸入數(shù)據(jù)din為8位，Strobe為高電平期間輸入數(shù)據(jù)有效。電路把輸入的數(shù)據(jù)按從高到低的順序依次從dout端發(fā)送出去。在發(fā)送完8位數(shù)據(jù)后發(fā)送一位的奇校驗位。

7、212014/4/2作業(yè)3（續(xù)）2、設計兩個員賽跑計時的秒表：秒表的輸入只有時鐘（clk）和一個按鍵（key），假設key已經(jīng)經(jīng)過防抖動和脈沖寬度處理，每按一次，key是持續(xù)一個時鐘周期的高電平脈沖 不需要對key再做任何處理。按鍵key的功能如下：按第一下key，開始計數(shù)，并輸出計數(shù)值；員到終點時按第二下key，秒表記住第一個第一個員到終點的時間，但還在繼續(xù)計數(shù)并輸出計數(shù)值；員到終點時按第三下key，停止計數(shù)，這時輸出的計第二個數(shù)值就是第二個員用的時間；然后按第四下key，秒表輸出第一個員到終點的時間，即按第二下key時記住的計數(shù)值；按第五下key，秒表清0，新的周期開始。222014/4/2作業(yè)3（續(xù)）3、 設計一個器接收解碼電路接收到的串行數(shù)據(jù)的格式為：4位同步碼“0101”，4位數(shù)據(jù)（高位在前），1位奇（對前8位數(shù)據(jù)校驗）。解碼電路檢測到校驗位正確后，輸出數(shù)據(jù)及一個時鐘周期的數(shù)據(jù)有效脈沖。如果校驗位錯誤，則不輸出數(shù)據(jù)，也不輸出數(shù)據(jù)有效脈沖。232014/4/2作業(yè)3的要求1、畫出電路結(jié)構(gòu)示意圖。2、完成RTL級代碼的設計及Cadence NC