數(shù)據(jù)處理邏輯電路PPT課件

1、組合邏輯電路的分析：1、 由門電路構(gòu)成的組合邏輯電路：（1）由給定邏輯電路圖寫出每一個門的輸出邏輯函數(shù)的表達(dá)式，進(jìn)而得到輸入與輸出的邏輯表達(dá)式；（2）化簡邏輯函數(shù)；（3）根據(jù)輸出函數(shù)的表達(dá)式，列出輸出函數(shù)真值表；（4）由真值表分析電路的功能。第1頁/共51頁組合邏輯電路的分析：2、由集成器件和門構(gòu)成的組合邏輯電路：（1）確定由門構(gòu)成的組合邏輯電路的邏輯關(guān)系；（2）確定集成器件的真值表；（3）分析電路的邏輯功能。第2頁/共51頁3-4 加法器第3頁/共51頁一、半加器邏輯關(guān)系：ABS CO0000011010101101ABCOABBABAS1、兩個一為二進(jìn)制數(shù)相加，叫半加，實現(xiàn)半加的電路稱為半

2、加器。真值表：第4頁/共51頁邏輯電路：符號： 用其它邏輯電路（如與、或門等）均可實現(xiàn)半加器。第5頁/共51頁二、全加器1、二進(jìn)制加法運算中，僅進(jìn)行半加是不夠的，大部分情況下低位有進(jìn)位信號，因此，兩個一位二進(jìn)制數(shù)與低位的進(jìn)位相加叫全加，實現(xiàn)全加的電路稱為全加器。 邏輯電路： 符號：第6頁/共51頁邏輯關(guān)系： 用其它邏輯電路（如與或門等）也可實現(xiàn)全加器。BCBACCBASABCOBASiiiiA(11）AiBiCi-1CiSi0000000101010010111010001101101101011111真值表：第7頁/共51頁三、多位加法：1、利用全加器構(gòu)成的四位串行進(jìn)位加法器：第8頁/共51

3、頁四位二進(jìn)制加法運算：2、雙全加器74LS183：由兩個全加器構(gòu)成的集成芯片，用兩個74LS183可以完成上述運算。第9頁/共51頁3、超前進(jìn)位的加法器74LS283： 可以完成兩個四位二進(jìn)制數(shù)的并行加法，有低位的進(jìn)位信號輸入端。 輸入信號：A3、A2、A1、A0、B3、B2、B1、B0、CI； 輸出信號：CO、S3、S2、S1、S0。第10頁/共51頁（1）邏輯關(guān)系：全加器的真值表：S=ABCI+ABCI+ABCI+ABCI =AOBCI+AOBCI =AOBOCIA B CI CO S0 00000 01010 10010 11101 00011 01101 10101 1111CO=AB

4、CI+ABCI+ABCI+ABCI =AB+BCI+ACI =AB+(A+B)CI+第11頁/共51頁邏輯關(guān)系：Si=AiOBiOCIiCOi=AiBi+(Ai+Bi)CIi+S=AOBOCICO=AB+(A+B)CI+第12頁/共51頁（2）邏輯電路分析：=1CI&11A01 B0S0Si=AiOBiOCIiCOi=AiBi+(Ai+Bi)CIi+CIA+BABA0B0(A0+B0)=A0OB0+&1 CIA0B0+(A0+B0)=CI(A0B0)(A0+B0)=(CI+A0B0)(A0+B0)= A0B0+(A0+B0)CI=C0第13頁/共51頁部分邏輯電路：=1CI&a

5、mp;11A01 B0S0=1&1B1S1A1&1=1&1S2A2&1C0C1C1=CIA0B0A1B1+A1B1(A0+B0)+(A1+B1)G1G1= A1B1(A1+B1)=A1OB1+第14頁/共51頁部分邏電路的關(guān)系：C1=CIA0B0A1B1+A1B1(A0+B0)+(A1+B1)=CIA0B0A1B1 A1B1(A0+B0) (A1+B1)=(CI+A0B0+A1B1)(A1B1+A0+B0)(A1+B1)=(A1B1CI+A1B1A0B0+A1B1+A0CI+A0B0+A0A1B1+B0CI+B0A1B1)(A1+B1)=(A1B1+A0CI+A

6、0B0+B0CI)(A1+B1) =(A1B1+A0B0+(A0+B0)CI)(A1+B1)=(A1B1+C0)(A1+B1)=A1B1(A1+B1)+C0(A1+B1)=A1B1+C0(A1+B1)= C1C0=A0B0+(A0+B0)CI第15頁/共51頁邏輯電路：=1CI&11A01 B0S0=1&1B1S1A1&1=1&1B2S2A2&1C0C1=1&1B3S3A3&1C2C3第16頁/共51頁集成芯片74LS283： 問題：（1） 74LS283 怎樣實現(xiàn)八位二進(jìn)制加法？（2）74LS283可以實現(xiàn)減法運算碼？（3） 74LS2

7、83可以實現(xiàn)加、減法運算碼？C3S3S2S1S0第17頁/共51頁用74LS283實現(xiàn)并行進(jìn)位加、減法： 1）兩個四位二進(jìn)制數(shù)的加法；2）兩個兩位二進(jìn)制數(shù)的加法；3）兩個四位二進(jìn)制數(shù)的減法；C3S3S2S1S0第18頁/共51頁用74LS283實現(xiàn)并行進(jìn)位加、減法： 4）兩個八位二進(jìn)制數(shù)的加法；C3S3S2S1S0C3S3S2S1S0第19頁/共51頁5）兩個六位二進(jìn)制數(shù)的加法；C3S3S2S1S0C3S3S2S1S0第20頁/共51頁7）兩個八位二進(jìn)制數(shù)的減法；C3S3S2S1S0C3S3S2S1S0第21頁/共51頁3-5 數(shù)據(jù)選擇器第22頁/共51頁一、數(shù)據(jù)選擇器的邏輯功能 數(shù)據(jù)選擇器又

8、稱多路選擇器或多路開關(guān)，在地址代碼A1、A0和使能控制端E的控制下，從D0D3多個數(shù)據(jù)中選擇一個到輸出端Y。 邏輯關(guān)系：301201101001DAADAADAADAAY第23頁/共51頁真值表： 實現(xiàn)數(shù)據(jù)選擇的邏輯電路有很多，例如用與非門、與或非門等。 A1A0Y1*0000D0001D1010D2011D3301201101001DAADAADAADAAYE第24頁/共51頁數(shù)據(jù)選擇器邏輯電路： 用與非門實現(xiàn)的數(shù)據(jù)選擇器。 第25頁/共51頁數(shù)據(jù)選擇器邏輯電路： 用與或非門實現(xiàn)的數(shù)據(jù)選擇器。 第26頁/共51頁二、集成數(shù)據(jù)選擇器74LS153：雙四選一選擇器。 輸入信號：D10、D11、D

9、12、D13和D20、D21、D22、D23兩組數(shù)據(jù)信號； 地址信號：A1、A0，控制并選擇輸入信號傳輸?shù)捷敵龆耍?輸出信號：Y1、Y2分別輸出由地址控制的數(shù)據(jù)信號；第27頁/共51頁74LS153：雙四選一選擇器。 控制信號S1、S2：控制信號為0時，根據(jù)地址由Y1 輸出四個D1中的一個信號，控制信號為1時，根據(jù)地址由Y2 輸出四個D2中的一個信號。 第28頁/共51頁74LS153的控制端：功能表：說明：00Y1、Y2同地址輸出01Y1按地址輸出 Y2=0 10Y2按地址輸出 Y1=0 11Y1=Y2=0 無輸出1S2S第29頁/共51頁74LS153的真值表：A1A0Y1Y211*000

10、100D1000101D1100110D1200111D13010000D2010010D2110100D2210110D230000D10D200001D11D210010D12D220011D13D231S2S第30頁/共51頁74LS153的端子：功能：選擇某個輸入信號輸出。功能端：（4+4）個輸入端，（1+1）個輸出端，輸入、輸出均為原變量；地址端：2個，原變量；控制端：2個，低電平有效。第31頁/共51頁例題1：A2S2S1A1A0Y01000D001001D101010D201011D310100D410101D510110D610111D7真值表：用74LS153構(gòu)成八選一的數(shù)據(jù)

11、選擇器。分析：第32頁/共51頁分析：邏輯電路：第33頁/共51頁74LS153構(gòu)成的邏輯電路如圖，試分析其邏輯功能。例題2：第34頁/共51頁分析：3222322232123211AASAASAASAAS22211211YYYYY第35頁/共51頁真值表：A2A3A1A0Y說明0000D10153（11）工作0001D11153（11）工作0010D12153（11）工作0011D13153（11）工作0100D14153（12）工作0101D15153（12）工作0110D16153（12）工作0111D17153（12）工作1000D20153（21）工作1001D21153（21）工作

12、1010D22153（21）工作1011D23153（21）工作1100D24153（22）工作1101D25153（22）工作1110D26153（22）工作1111D27153（22）工作第36頁/共51頁三、數(shù)據(jù)分配器 數(shù)據(jù)分配器的功能與數(shù)據(jù)選擇器相反，它是在地址代碼A1、A0的控制下，將數(shù)據(jù)D分別輸出到Y(jié)3、Y2、Y1、Y0。邏輯電路：第37頁/共51頁邏輯關(guān)系：A1A0Y3Y2Y1Y000000D0100D0100D0011D000DAAYDAAYDAAYDAAY010011012013真值表：第38頁/共51頁3-6 數(shù)值比較器第39頁/共51頁一、數(shù)值比較器的邏輯功能：1、一位數(shù)

13、值比較器：對兩個一位二進(jìn)制數(shù)進(jìn)行比較。 邏輯電路：&11ABYAB第40頁/共51頁二、邏輯關(guān)系：A B Y(AB)0 01010 10111 01101 1101BABAYBAABBABAYBABAY)()()(真值表：+第41頁/共51頁CC14585的構(gòu)成： Y(AB)A3與B3比較 Y(A=B) Y(AB)A2與B2比較 Y(A=B) Y(AB)A1與B1比較 Y(A=B) Y(AB)A0與B0比較 Y(A=B) AB 1&1 I(AB)第42頁/共51頁CC14585的構(gòu)成： Y(AB)A3與B3比較 Y(A=B) Y(AB)A2與B2比較 Y(A=B) Y(AB)A

14、1與B1比較 Y(A=B) Y(AB)A0與B0比較 Y(A=B) AB 1 I(AB)&1第43頁/共51頁三、CC14585的邏輯電路： Y(AB)一位數(shù)值比較 Y(A=B) Y(AB)一位數(shù)值比較 Y(A=B) Y(AB)一位數(shù)值比較 Y(A=B) Y(A1YAB&111A3B3A2B2A1B1A0B0I(A11第44頁/共51頁CC14585的邏輯電路： Y(AB)一位數(shù)值比較 Y(A=B) Y(AB)一位數(shù)值比較 Y(A=B) Y(AB)一位數(shù)值比較 Y(A=B) Y(A1YAB&111A3B3A2B2A1B1A0B0I(AB)11111第45頁/共51頁CC14585的邏輯電路：1YAB&111A3B3A2B2A1B1A0B0I(AB)11&11&11&11&11111第46頁/共51頁四、四位數(shù)值比較器CC14585： 可以完成兩個四位二進(jìn)制數(shù)的比較。 輸入信號：A3、A2、A1、A0和B3、B2、B1、B0、兩個四為二進(jìn)制數(shù)，以及低位比較的結(jié)果I(AB)。 輸出信號：