?？啤队布枋稣Z言和數(shù)字系統(tǒng)設(shè)計》-試卷-答案

1、?？朴布枋稣Z言和數(shù)字系統(tǒng)設(shè)計一、 共36題,共150分1. reg類型的數(shù)組通常用于描述存儲器，reg 15: 0 MEM 0:1023;定義存儲器字的位數(shù)為 2分A.1024 B.16 C.16384 D.1040 .標(biāo)準答案：B2. 以下關(guān)于同步有限狀態(tài)機的描述錯誤的選項是 2分A.狀態(tài)變化只能發(fā)生在同一個時鐘跳變沿；B.狀態(tài)是否變化要根據(jù)輸入信號，只要輸入條件滿足，就會立刻轉(zhuǎn)入到下一個狀態(tài)。C.在時鐘上升沿，根據(jù)輸入信號的變化，確定電路狀態(tài)D.利用同步狀態(tài)機可以設(shè)計出極其復(fù)雜靈活的數(shù)字邏輯電路系統(tǒng).標(biāo)準答案：B3. 關(guān)于如下描述，正確的說法是( ) 2分A.這種描述是錯誤的B.該電路不

2、可綜合C.該電路不可綜合，但生成的不是純組合邏輯D.以上說法都不對.標(biāo)準答案：D4. 以下關(guān)于流水線的描述錯誤的選項是( ) 2分A.流水線設(shè)計就是將組合邏輯系統(tǒng)地分割，并在各個部分分級之間插入寄存器，并暫存中間數(shù)據(jù)的方法；B.設(shè)計流水線目的是提高數(shù)據(jù)吞吐率C.流水線縮短了在一個時鐘周期內(nèi)給的那個信號必須通過的通路長度，從而可以提高時鐘頻率D.增加流水線長度可以節(jié)省更多延遲， 流水線越長，首次延遲越大，系統(tǒng)頻率就會降低。.標(biāo)準答案：D5. 以下關(guān)于Top-Down的設(shè)計方法不正確的描述是( ) 2分A.Top-Down的設(shè)計方法首先從系統(tǒng)設(shè)計入手；B.Top-Down設(shè)計中的系統(tǒng)總體仿真與所選

3、工藝有關(guān)C.Top-Down的設(shè)計方法從頂層進行功能劃分和結(jié)構(gòu)設(shè)計D.自頂向下的設(shè)計方法可以早期發(fā)現(xiàn)結(jié)構(gòu)上的錯誤.標(biāo)準答案：B6. 在verilog中，以下哪些操作一定是單bit？ 2分A.= B. C.> D.&&  .標(biāo)準答案：A,B,C,D7. 下面哪些是verilog的關(guān)鍵字 2分A.input B.assign C.write D.module .標(biāo)準答案：A,B,D8. 全球主要的FPGA廠家有 2分A.Xilinx B.Altera C.Broadcom D.Lattice .標(biāo)準答案：A,B,D9. 大規(guī)模數(shù)字邏輯設(shè)計原則，正確的說法有

4、2分A.異步設(shè)計原則 B.組合時序電路分開原則 C.面向RTL的原則 D.先電路后代碼的原則 .標(biāo)準答案：B,C10. 下面有關(guān)SRAM,DRAM的表達，正確的有 2分A.DRAM存儲單元的結(jié)構(gòu)比SRAM簡單B.DRAM比SRAM成本高C.DRAM比SRAM速度快D.DRAM要刷新，SRAM不刷新.標(biāo)準答案：A,D11. 阻塞賦值與非阻塞賦值的差異及其各自的使用環(huán)境。 10分標(biāo)準答案：非阻塞non-blocking)賦值語句(b12. 下面是線性反饋移位寄存器的Verilog實現(xiàn)，請找出語法錯誤的地方，并修改 20分標(biāo)準答案：define UD #1 module LFSR(SYSCLK,RS

5、T_B,DO); input SYSCLK;input RST_B;output 7:0DO;wire SYSCLK;wire RST_B;reg 7:0 DO; parameter INIT=8'b1001_0001; parameter COFF=8'b1111_0011; wire 7:0 DO_N; /M4 count.always (posedge SYSCLK or negedge RST_B)begin if(!RST_B) DO else DO endassignDO_N0=DO7;assignDO_N1=COFF6 ?DO1DO7 : DO0;assignDO

6、_N2=COFF5 ?DO2DO7 : DO1;assignDO_N3=COFF4 ?DO3DO7 : DO2;assignDO_N4=COFF3 ?DO4DO7 : DO3;assignDO_N5=COFF2 ?DO5DO7 : DO4;assignDO_N6=COFF1 ?DO6DO7 : DO5;assignDO_N7=COFF0 ?DO7DO7 : DO6; endmodule13. 在以下定義的標(biāo)識符中，選擇定義正確的一個標(biāo)識符 2分A.34netB.C.D.標(biāo)準答案：C14. 由于線網(wǎng)類型代表的是物理連接線，因此它不存貯邏輯值，必須由器件所驅(qū)動。當(dāng)一個wire類型的信號沒有被驅(qū)動時

7、，缺省值 2分A.1             B.0             C.x             D.z        

8、;     .標(biāo)準答案：D15. 信號沒有定義數(shù)據(jù)類型時，缺省為( )類型 2分A.reg           B.wire          C.tri           D.不可用   

9、0;    .標(biāo)準答案：B16. 輸入端口可以由net/register驅(qū)動，但輸入端口只能是( ) 2分A.reg           B.wire          C.integer       D.tri     

10、0;     .標(biāo)準答案：B17. 輸出端口可以是net/register類型，輸出端口只能驅(qū)動 2分A.reg           B.wire          C.integer       D.tri     &

11、#160;     .標(biāo)準答案：B18. 在verilog設(shè)計中，以下說法正確的選項是 2分A.在邊沿敏感時序邏輯代碼中，應(yīng)使用非阻塞賦值B.要always塊產(chǎn)生組合邏輯時應(yīng)使用阻塞賦值C.模運算符“”是可綜合的D.如果setup時間不滿足，可以降低時鐘頻率來解決.標(biāo)準答案：A,B,C,D19. 同步電路設(shè)計中出現(xiàn)setup時間不滿足，可以采取哪些措施解決？ 2分A.減小信號延時              

12、  B.降低時鐘頻率                C.pipeline                    D.增加時鐘頻率       

13、0;        .標(biāo)準答案：A,B,C20. 以下邏輯電路中不屬于時序電路的是 2分A.譯碼器        B.觸發(fā)器        C.數(shù)據(jù)選擇器    D.編碼器        .標(biāo)準答案：A,C,D21. LATCH與DFF的區(qū)

14、別有 2分A.LATCH由電平觸發(fā)，非同步控制,DFF由時鐘延觸發(fā)，同步控制B.LATCH容易產(chǎn)生毛刺，DFF則不容易C.在ASIC中LATCH的集成度比DFF高D.在FPGA中DFF的集成度比LATCH高.標(biāo)準答案：A,B,C,D22. 下面關(guān)于組合邏輯反饋環(huán)的說法中正確的選項是？ 2分A.組合環(huán)路是數(shù)字邏輯設(shè)計中不穩(wěn)定性和不可靠性最常見的原因之一B.在數(shù)字邏輯設(shè)計中應(yīng)該防止組合邏輯反饋環(huán)C.組合邏輯反饋環(huán)能夠提高系統(tǒng)工作頻率D.組合邏輯反饋環(huán)中沒有寄存器的反饋.標(biāo)準答案：A,B,D23. 解釋什么是有限狀態(tài)機FSM，其包括哪兩種不同的類型，并解釋它們的區(qū)別。 10分標(biāo)準答案：系統(tǒng)的行為如果

15、在不同的時間(環(huán)境)下，其工作不同，并且行為可以分成所謂的有限的狀態(tài)以及不重疊的程序塊時，系統(tǒng)顯現(xiàn)出了狀態(tài)行為。有限狀態(tài)機(FSM)，是表示有限個狀態(tài)以及在這些狀態(tài)之間的轉(zhuǎn)移和動作等行為的數(shù)學(xué)模型。其一般包括3個要素:1.狀態(tài)(當(dāng)前狀態(tài)、下一個狀態(tài))；2.輸入信號(事件)；3.輸出控制信號(相應(yīng)操作)。根據(jù)有限狀態(tài)機是否使用輸入信號，設(shè)計人員經(jīng)常將其分為Moore型有限狀態(tài)機和Mealy型有限狀態(tài)機兩種類型。1.Moore型有限狀態(tài)機其輸出信號僅與當(dāng)前狀態(tài)有關(guān)，即可以把Moore型有限狀態(tài)的輸出看成是當(dāng)前狀態(tài)的函數(shù)。2.Mealy型有限狀態(tài)機其輸出信號不僅與當(dāng)前狀態(tài)有關(guān)，而且還與所有的輸入信號

16、有關(guān)，即可以把Mealy型有限狀態(tài)機的輸出看成是當(dāng)前狀態(tài)和所有輸入信號的函數(shù)。24. 下面是4位并行輸入數(shù)據(jù)轉(zhuǎn)換成1位串行數(shù)據(jù)的電路Verilog實現(xiàn)，請找出語法錯誤的地方，并修改 20分標(biāo)準答案：下面是4位并行輸入數(shù)據(jù)轉(zhuǎn)換成1位串行數(shù)據(jù)的電路Verilog實現(xiàn)，請找出語法錯誤的地方，并修改25. Verilog連線類型的驅(qū)動強度說明被省略時，則默認的輸出驅(qū)動強度為 2分A.supply        B.strong        C

17、.pull          D.weak          .標(biāo)準答案：B26. 在verilog HDL的端口申明語句中，用關(guān)鍵字申明端口為雙向方向？ 2分A.input         B.output        C.i

18、nout         D.INOUT         .標(biāo)準答案：C27. 在verilog HDL的always塊語句中的語句是_語句。 2分A.順序          B.并行          C.順序或并行&

19、#160;   D.不一定        .標(biāo)準答案：D28. Verilog HDL定義了一系列保留字，叫做關(guān)鍵詞，指出以下哪一個不屬于關(guān)鍵詞 2分A.wire          B.input         C.begin      

20、   D.task          .標(biāo)準答案：C29. 不完整的IF語句，其綜合結(jié)果可實現(xiàn) 2分A.三態(tài)控制電路                B.條件相或的邏輯電路          C.雙向控制電路&#

21、160;               D.時序邏輯電路                .標(biāo)準答案：30. 下面關(guān)于moore狀態(tài)機與mealy狀態(tài)機的說法中正確的選項是? 2分A.Moore型狀態(tài)機：下一狀態(tài)只由當(dāng)前狀態(tài)決定B.Mealy型狀態(tài)機：下一狀態(tài)不但與當(dāng)前狀態(tài)有關(guān)，還與當(dāng)前輸入值

22、有關(guān)C.Moore型狀態(tài):下一狀態(tài)不但與當(dāng)前狀態(tài)有關(guān)，還與當(dāng)前輸入值有關(guān)D.Mealy型狀態(tài)機:下一狀態(tài)只由當(dāng)前狀態(tài)決定.標(biāo)準答案：A,B31. 下面關(guān)于FPGA的表達中正確的選項是？ 2分A.FPGA里有很多現(xiàn)成寄存器結(jié)構(gòu)的電路B.FPGA里有很多現(xiàn)成的鎖存器結(jié)構(gòu)電路C.FPGA內(nèi)部包括了IOB(輸入輸出模塊)CLB(可配置邏輯模塊)和內(nèi)部連線三部分D.FPGA是ASIC電路中設(shè)計周期最短、開發(fā)費用最低、風(fēng)險最小的器件之一。.標(biāo)準答案：A,C,D32. 以下關(guān)于function和task的表達中正確的選項是？ 2分A.task通常用于調(diào)試B.Function只含有input參數(shù)，由函數(shù)名返回一個結(jié)果C.Task可以有input output和inout參數(shù)D.task可以包含其他任務(wù)或函數(shù).標(biāo)準答案：A,B,C,D33. 以下關(guān)于阻塞賦值與非阻塞賦值的說法中正確的選項是 2分A.阻塞賦值完成該賦值語句后才能做下一句的操作B.使用非阻塞賦值的always塊內(nèi)的賦值語句同時被賦值C.建議在時序邏輯中使用阻塞賦值D.建議在時序邏輯中使用非阻塞賦值.標(biāo)準答案：A,B,D34. 模擬信號要變成二進制數(shù)字信號必須經(jīng)過的處理過程包括 2分A.采樣