計(jì)算機(jī)學(xué)科專(zhuān)業(yè)基礎(chǔ)綜合組成原理-中央處理器(CPU)(二)

1、計(jì)算機(jī)學(xué)科專(zhuān)業(yè)基礎(chǔ)綜合組成原理-中央處理器（CPU）（二）（總分：100.00，做題時(shí)間：90分鐘）一、B單項(xiàng)選擇題/B（總題數(shù)：47,分?jǐn)?shù)：47.00）1. CPU中運(yùn)算器的全部功能是。« A.產(chǎn)生時(shí)序信號(hào)«B.完成算術(shù)邏輯運(yùn)算C.取指令、分析指令并執(zhí)行指令* D.指令控制、操作控制、時(shí)間控制和中斷處理（分?jǐn)?shù)：1.00 ）A.B. VC.D.解析：解析運(yùn)算器負(fù)責(zé)對(duì)數(shù)據(jù)進(jìn)行加工和處理，即完成算術(shù)邏輯運(yùn)算。2. 流水線計(jì)算機(jī)中，下列語(yǔ)句發(fā)生的數(shù)據(jù)相關(guān)類(lèi)型是 。ADD R1, R2, R3; （R2）+（R3） R1ADD R4, R1, R5; （R1）+（R5） R4* A

2、.寫(xiě)后寫(xiě)B(tài).讀后寫(xiě)C.寫(xiě)后讀* D.讀后讀（分?jǐn)?shù)：1.00 ）A.B.C. VD.解析：解析數(shù)據(jù)相關(guān)類(lèi)型包括 RAW寫(xiě)后讀）、WAW寫(xiě)后寫(xiě)）、WAR讀后寫(xiě)）。設(shè)有i和j兩條指令，i指 令在前，j指令在后，則3種相關(guān)的含義如下。 RAW寫(xiě)后讀）：指令j試圖在指令i寫(xiě)入寄存器前就讀岀該寄存器的內(nèi)容，這樣指令 j就會(huì)錯(cuò)誤地讀岀該寄存器舊的內(nèi)容。 WAR讀后寫(xiě)）：指令j試圖在指令i讀岀該寄存器前就寫(xiě)入該寄存器，這樣指令 i就會(huì)錯(cuò)誤地讀岀該寄存器的新內(nèi)容。WAW（后寫(xiě)）：指令j試圖在指令i寫(xiě)入寄存器前就寫(xiě)入該寄存器，這樣兩次寫(xiě)的先后次序被顛倒，就會(huì)錯(cuò)誤地使由指令i寫(xiě)入的值成為該寄存器的內(nèi)容。在這兩條指令

3、中，都對(duì) R1進(jìn)行操作，其中前面對(duì) R1寫(xiě)操作，后面對(duì)R1讀操作，因此發(fā)生寫(xiě)后讀相關(guān)。3. 在CPU的狀態(tài)字寄存器中，若符號(hào)標(biāo)志位SF為“ 1”，表示運(yùn)算結(jié)果是 。* A.正數(shù)* B.負(fù)數(shù)* C.非正數(shù)* D.不能確定（分?jǐn)?shù):1.00）A.B.C.D. V解析：解析狀態(tài)字寄存器用來(lái)存放 PSV, PSW包括兩個(gè)部分：一是狀態(tài)標(biāo)志，如進(jìn)位標(biāo)志（C）、結(jié)果為零標(biāo)志（Z）等，大多數(shù)指令的執(zhí)行將會(huì)影響到這些標(biāo)志位；二是控制標(biāo)志，如中斷標(biāo)志、陷阱標(biāo)志等。SF符號(hào)標(biāo)志位，當(dāng)運(yùn)算結(jié)果最高有效位是1，SF=1；否則，SF=O。當(dāng)此數(shù)是有符號(hào)數(shù)時(shí)，該數(shù)是個(gè)負(fù)數(shù)；當(dāng)此數(shù)為無(wú)符號(hào)數(shù)時(shí)，SF的值沒(méi)有參考價(jià)值。4. 已

4、知一臺(tái)時(shí)鐘頻率為 2GHz的計(jì)算機(jī)的CPI為1.2。某程序P在該計(jì)算機(jī)上的指令條數(shù)為 4X109。若在該 計(jì)算機(jī)上，程序P從開(kāi)始啟動(dòng)到執(zhí)行結(jié)束所經(jīng)歷的時(shí)間是 4s,則運(yùn)行P所用CPU時(shí)間占整個(gè)CPU時(shí)間的百 分比大約是。«A.40%«B.60%«C.80%«D.100%（分?jǐn)?shù)：1.00 ）A.B. VC.D.解析：解析程序的執(zhí)行時(shí)間1.2 X4X10 9/2GHz=2.4s，所占百分比為（2.4/4） X100%=60%5. 所謂n位的CPU這里的n是指。« A.地址總線線數(shù)* B.數(shù)據(jù)總線線數(shù)C.控制總線線數(shù)* D.I/O線數(shù)（分?jǐn)?shù)：1.00

5、 ）A.B. VC.D.解析：解析數(shù)據(jù)總線的位數(shù)與處理器的位數(shù)相同，也就表示CPU一次所能處理數(shù)據(jù)的位數(shù)，即CPU的位數(shù)。6. 在具有中斷系統(tǒng)的 CPU中有中斷標(biāo)志寄存器，它用來(lái) 。* A.向CPU發(fā)出中斷請(qǐng)求* B.提示CPU是否進(jìn)入中斷周期* C.開(kāi)放或關(guān)閉中斷系統(tǒng)* D.以上都不對(duì)（分?jǐn)?shù):1.00）A. VB.C.D.解析：解析中斷標(biāo)志寄存器用來(lái)標(biāo)志是否有中斷申請(qǐng)，故選A。7. CPU中的控制器的全部功能是。« A.產(chǎn)生時(shí)序信號(hào)« B.從主存中取岀指令并完成指令操作碼譯碼C.從主存中取岀指令、分析指令并產(chǎn)生有關(guān)的操作控制信號(hào)« D.以上都不對(duì)（分?jǐn)?shù)：1.00

6、 ）A.B.C. VD.解析：解析控制器的全部功能包括取出指令、分析指令和執(zhí)行指令，答題時(shí)應(yīng)考慮全面。8. 下列關(guān)于計(jì)算機(jī)系統(tǒng)中的概念中，正確的是 。« A.CPU中包括地址譯碼器« B.CPU中程序計(jì)數(shù)器中存放的是操作數(shù)地址* C.CPU中決定指令執(zhí)行順序的是程序計(jì)數(shù)器* D.在CPU中狀態(tài)寄存器對(duì)用戶是完全透明的（分?jǐn)?shù)：1.00 ）A.B.C. VD.解析：解析地址譯碼器是主存等存儲(chǔ)器的組成部分，其作用是根據(jù)輸入的地址碼唯一選定一個(gè)存儲(chǔ)單元，它不是CPU的組成部分，地址譯碼器位于存儲(chǔ)器，故A錯(cuò)誤。程序計(jì)數(shù)器中存放的是欲執(zhí)行指令的地址，故B錯(cuò)誤。 程序計(jì)數(shù)器決定程序的執(zhí)行

7、順序，故C正確。 程序狀態(tài)字寄存器對(duì)用戶不透明，故D錯(cuò)誤9. 三級(jí)時(shí)序系統(tǒng)提供的三級(jí)時(shí)序信號(hào)是 。* A.指令周期、機(jī)器周期、節(jié)拍* B.指令周期、機(jī)器周期、時(shí)鐘周期* C.機(jī)器周期、節(jié)拍、工作脈沖* D.指令周期、微指令周期、時(shí)鐘周期（分?jǐn)?shù)：1.00 ）A.B.C. VD.解析：解析三級(jí)時(shí)序系統(tǒng)提供的三級(jí)時(shí)序信號(hào)包括機(jī)器周期、節(jié)拍和工作脈沖。（1）機(jī)器周期 在一個(gè)控制階段內(nèi)均持續(xù)起作用的信號(hào)。 通常用周期狀態(tài)寄存器來(lái)標(biāo)志和指明某周期控制。 指令周期可分為取指周期、分析周期和執(zhí)行周期。節(jié)拍 把一個(gè)機(jī)器周期分成若干個(gè)相等的時(shí)間段，每個(gè)時(shí)間段對(duì)應(yīng)一個(gè)電位信號(hào)，稱(chēng)節(jié)拍電位。 一般都以能保證ALU進(jìn)行

8、一次運(yùn)算操作作為一拍電位的時(shí)間寬度。（3）工作脈沖 及時(shí)改變標(biāo)志狀態(tài)。 工作脈沖的寬度一般為節(jié)拍電位寬度的1/N，只要能保證所有觸發(fā)器都能可靠地、穩(wěn)定地翻轉(zhuǎn)即可。一臺(tái)計(jì)算機(jī)機(jī)內(nèi)的控制信號(hào) 一般均由若干個(gè)機(jī)器周期狀態(tài)、若干個(gè)節(jié)拍電位及若干個(gè)時(shí)標(biāo)脈沖這樣的三級(jí)控制時(shí)序信號(hào)定時(shí)完成。10. CPU響應(yīng)中斷的條件是。« A.屏蔽標(biāo)志為1« B.屏蔽標(biāo)志為0« C.開(kāi)中斷標(biāo)志為1* D.開(kāi)中斷標(biāo)志為0（分?jǐn)?shù)：1.00）A.B.C. VD.解析：解析在中斷系統(tǒng)中有一個(gè)允許中斷觸發(fā)器 （開(kāi)中斷標(biāo)志），它可被開(kāi)中斷指令置“ 1”，也可被關(guān) 中斷指令置“ 0”。當(dāng)允許中斷觸發(fā)器為“

9、 1”時(shí)，意味著CPU允許響應(yīng)中斷源的請(qǐng)求；當(dāng)其為“ 0”時(shí)，意味著CPU禁止響應(yīng)中斷。每個(gè)中斷請(qǐng)求觸發(fā)器有一個(gè)屏蔽觸發(fā)器（屏蔽標(biāo)志），屏蔽觸發(fā)器為“ 1”時(shí)，CPU接收不到該中斷源的中斷請(qǐng)求，即它被屏蔽，但CPU仍可以響應(yīng)其他中斷請(qǐng)求。這里要注意二者的區(qū)別。所以A、B都是錯(cuò)誤的。11. 一般情況下，采用下列哪種編碼方式時(shí)，微指令的控制字段位數(shù)最多 。* A.直接編碼方式* B.字段直接編碼方式* C.字段間接編碼方式* D.以上都不對(duì)（分?jǐn)?shù)：1.00 ）A. VB.C.D.解析：解析采用直接編碼方式時(shí)，每個(gè)微操作命令都對(duì)應(yīng)控制字段中的1位控制位，此時(shí)控制字段位數(shù)最多。12. 設(shè)指令由取指、分

10、析、執(zhí)行3個(gè)子部件完成，并且每個(gè)子部件的時(shí)間均為t，若采用常規(guī)標(biāo)量單流水線處理器，連續(xù)執(zhí)行8條指令，則該流水線的加速比為 。«A.3 B.2«（分?jǐn)?shù):1.00 ）A.B.C.D. V解析：解析當(dāng)采用流水線時(shí)，第一條指令完成的時(shí)間是3t，以后每t都有一條指令完成，故總共需要的時(shí)間為3t+（8-1）t=10t；當(dāng)不采用流水線時(shí)，完成12條指令總共需要的時(shí)間為8X3t=24t，所以加速比=24t/10t=2.4。13. 超長(zhǎng)指令字技術(shù)是通過(guò)來(lái)提高指令的并行性的。« A.縮短原來(lái)流水線的處理器周期B.在每個(gè)時(shí)鐘周期內(nèi)并發(fā)多條指令 C.把多條能并行執(zhí)行的指令組合成一條具有多

11、個(gè)操作碼字段的指令« D.把指令分配到多核CPU的不同內(nèi)核上執(zhí)行（分?jǐn)?shù)：1.00 ）A.B.C. VD.解析：解析超長(zhǎng)指令字技術(shù)有點(diǎn)類(lèi)似于超級(jí)標(biāo)量，是一條指令來(lái)實(shí)現(xiàn)多個(gè)操作的并行執(zhí)行，之所以放到 一條指令是為了減少內(nèi)存訪問(wèn)。通常一條指令多達(dá)上百位，有若干操作數(shù)，每條指令可以做不同的幾種運(yùn) 算。知識(shí)點(diǎn)回顧：將一條指令分成若干個(gè)周期處理以達(dá)到多條指令重疊處理，從而提高CPU部件利用率的技術(shù)叫做標(biāo)量流水技術(shù)。超級(jí)標(biāo)量是指 CPU內(nèi)一般能有多條流水線，這些流水線能夠并行處理。14. 下面有關(guān)CPU的寄存器的描述中，正確的是 。A.CPU中的所有寄存器都可以被用戶程序使用* B. 一個(gè)寄存器不

12、可能既作數(shù)據(jù)寄存器，又作地址寄存器* C.程序計(jì)數(shù)器用來(lái)存放指令* D.以上都不對(duì)（分?jǐn)?shù)：1.00 ）A.B.C.D. V解析：解析IR、MAR MDF是 CPU的內(nèi)部工作寄存器，在程序執(zhí)行的過(guò)程中是自動(dòng)賦值的，程序員無(wú)法 對(duì)其操作，或者稱(chēng)為用戶不可見(jiàn)，故A錯(cuò)誤。通用寄存器既可以用作數(shù)據(jù)寄存器，又可以用作地址寄存器,故B錯(cuò)誤。程序計(jì)數(shù)器用來(lái)存放下一條指令在主存中的地址，故C錯(cuò)誤。所以選Do15. 硬連接控制器是一種型控制器。« A.組合邏輯 « B.時(shí)序邏輯« C.存儲(chǔ)邏輯 D.同步邏輯（分?jǐn)?shù)：1.00 ）A. VB.C.D.解析：解析根據(jù)產(chǎn)生微操作控制信號(hào)的方式

13、不同，控制器可分為組合邏輯型、存儲(chǔ)邏輯型、組合邏輯與 存儲(chǔ)邏輯結(jié)合型3種，它們的根本區(qū)別在于 CU的實(shí)現(xiàn)方式不同，而控制器中的其他部分基本上是大同小異 的。組合邏輯型：采用組合邏輯技術(shù)來(lái)實(shí)現(xiàn)，也稱(chēng)為硬連接控制器，其控制單元是由門(mén)電路組成的復(fù)雜 樹(shù)形網(wǎng)絡(luò)。這種方法是分立元件時(shí)代的產(chǎn)物，即以使用最少器件數(shù)和取得最高操作速度為設(shè)計(jì)目標(biāo)。速度快是其最大優(yōu)點(diǎn)。 其缺點(diǎn)是控制單元的結(jié)構(gòu)不完整，使得設(shè)計(jì)、調(diào)試、維修都較困難，難以實(shí)現(xiàn)設(shè)計(jì)自動(dòng) 化。存儲(chǔ)邏輯型：這種控制器稱(chēng)為微程序控制器，采用存儲(chǔ)邏輯來(lái)實(shí)現(xiàn)，也就是把微操作信號(hào)代碼化， 使每條機(jī)器指令轉(zhuǎn)化稱(chēng)為一段微程序并存入一個(gè)專(zhuān)門(mén)的存儲(chǔ)器（控制存儲(chǔ)器）中，微操

14、作控制信號(hào)由微指令產(chǎn)生。其優(yōu)點(diǎn)是設(shè)計(jì)規(guī)整，調(diào)試、維修、更改以及擴(kuò)充指令方便。其缺點(diǎn)是增加了一級(jí)控制存儲(chǔ)器，指令的執(zhí)行速度比組合邏輯控制慢。組合邏輯和存儲(chǔ)邏輯結(jié)合型：是組合邏輯技術(shù)和存儲(chǔ)邏輯技術(shù)結(jié)合的產(chǎn)物，克服了兩者的缺點(diǎn)，是一種較有前途的方法。16. 下面有關(guān)指令周期的敘述中，錯(cuò)誤的是 。* A.指令周期的第一個(gè)機(jī)器周期一定是取指周期B.所有指令的執(zhí)行周期一樣長(zhǎng)* C.在有間接尋址方式的指令周期中，至少訪問(wèn)兩次內(nèi)存* D.在一條指令執(zhí)行結(jié)束、取下條指令之前查詢是否有中斷發(fā)生（分?jǐn)?shù)：1.00 ）A.B. VC.D.解析：解析指令周期是執(zhí)行一條指令所需要的時(shí)間，一般由若干個(gè)機(jī)器周期組成，是從取指令

15、、分析指 令到執(zhí)行完所需的全部時(shí)間，故指令周期的第一個(gè)機(jī)器周期一定是取指周期，A正確。每條指令完成的操作不同，有的指令只要把一個(gè)寄存器的內(nèi)容送到另一個(gè)寄存器，有的要進(jìn)行簡(jiǎn)單的加/減法運(yùn)算，還有的是復(fù)雜的乘/除法運(yùn)算，這些操作所花的時(shí)間相差很大， 所以不是所有指令的執(zhí)行子周期都一樣長(zhǎng)，故B錯(cuò)誤。間接尋址方式的指令地址碼給岀的是操作數(shù)地址的地址，因此在取得操作數(shù)過(guò)程需要訪問(wèn)兩次內(nèi)存，第一 次根據(jù)地址碼到內(nèi)存取操作數(shù)地址，第二次根據(jù)操作數(shù)地址到內(nèi)存取操作數(shù)，故C正確。現(xiàn)代計(jì)算機(jī)系統(tǒng)都具有中斷功能，在具有中斷功能的系統(tǒng)中，除了指令本身要求的操作以外，每條指令執(zhí)行結(jié)束、取下條 指令之前，還要檢測(cè)有沒(méi)有中

16、斷請(qǐng)求，所以D正確。17. 計(jì)算機(jī)的執(zhí)行速度與有關(guān)。* A.主頻* B.主頻、平均機(jī)器周期* C.主頻、平均機(jī)器周期和平均指令周期D.以上都不對(duì)（分?jǐn)?shù):1.00 ）A.B.C. VD.解析：解析計(jì)算機(jī)的執(zhí)行速度指平均指令執(zhí)行速度，而平均指令執(zhí)行速度為*計(jì)算岀來(lái)，本題可將主頻改為機(jī)器周期。從本題也可得岀，不能說(shuō)計(jì)算機(jī)的主頻越大,因?yàn)檫€跟其他因素相關(guān)。18. 微程序存放在 中。* A.控制存儲(chǔ)器« B.RAM« C.指令寄存器* D.內(nèi)存儲(chǔ)器（分?jǐn)?shù)：1.00 ）A. VB.C.D.解析：解析微程序存放在控制存儲(chǔ)器中。19. 微程序控制存儲(chǔ)器屬于的一部分* A.主存* B.外存*

17、 C.CPU* D.以上都不是（分?jǐn)?shù)：1.00 ）A.B.C. VD.解析：解析微程序控制存儲(chǔ)器用來(lái)存放微程序，是微程序控制器的核心部件，屬于屬于主存。20. 在微程序控制的計(jì)算機(jī)中，若要修改指令系統(tǒng)，只要 。* A.改變時(shí)序控制方式* B.改變微指令格式* C.增加微命令個(gè)數(shù)* D.改變控制存儲(chǔ)器的內(nèi)容機(jī)器周期可以由主頻 速度也一定越快，CPU的一部分，而不（分?jǐn)?shù)：1.00 ）A.B.C.D. V解析：解析在微程序控制的計(jì)算機(jī)中，指令系統(tǒng)的每一條指令都被編寫(xiě)成一個(gè)微程序，而微程序就是存 儲(chǔ)在控制存儲(chǔ)器。所以要修改指令的內(nèi)容，就需要改變控制存儲(chǔ)器中微程序的內(nèi)容。21. 在采用增量方式的微指令中

18、，下一條微指令的地址 。« A.在微指令計(jì)數(shù)器（卩PC）中B.在程序計(jì)數(shù)器（PC）中C.根據(jù)條件碼產(chǎn)生«D.在當(dāng)前的微指令中（分?jǐn)?shù)：1.00 ）A. VB.C.D.解析：解析增量方式又稱(chēng)為計(jì)數(shù)器方式，也就是用微程序計(jì)數(shù)器（卩PC）來(lái)產(chǎn)生下一條微指令的地址。22. 在采用斷定方式的微指令中，下一條微指令的地址 。« A.在微指令計(jì)數(shù)器（卩PC）中B.在程序計(jì)數(shù)器（PC）中« C.根據(jù)當(dāng)前的微指令的后繼地址和轉(zhuǎn)移控制字段條件碼產(chǎn)生* D.在當(dāng)前的微指令中（分?jǐn)?shù)：1.00 ）A.B.C. VD.解析：解析在斷定方式的微指令中，微指令格式中設(shè)置一個(gè)后繼地址字段，

19、用于指明下一條要執(zhí)行的微 指令的地址。同時(shí)通過(guò)轉(zhuǎn)移控制字段進(jìn)行條件測(cè)試，并根據(jù)測(cè)試結(jié)果對(duì)后繼地址修改，形成轉(zhuǎn)移微地址。23. 微地址是指微指令。* A.在主存的存儲(chǔ)位置B.在堆棧的存儲(chǔ)位置* C.在磁盤(pán)的存儲(chǔ)位置* D.在控制存儲(chǔ)器的存儲(chǔ)位置（分?jǐn)?shù)：1.00 ）A.B.C.D. V 解析：解析一條機(jī)器指令的功能通常用許多條微指令組成的序列來(lái)實(shí)現(xiàn)，這個(gè)微指令序列稱(chēng)為微程序， 微程序存放在控制存儲(chǔ)器中，微指令在控制存儲(chǔ)器中的存儲(chǔ)位置稱(chēng)為微指令。24. 下面有關(guān)程序計(jì)數(shù)器（PC）的敘述中，錯(cuò)誤的是 。« A.每條指令執(zhí)行后，PC的值都會(huì)被改變« B.PC的值由CPU在執(zhí)行指令過(guò)程

20、中進(jìn)行修改C.條件轉(zhuǎn)移指令時(shí)，PC的值總是修改為轉(zhuǎn)移目標(biāo)指令的地址« D.PC的位數(shù)一般和存儲(chǔ)器地址寄存器 （MAR）的位數(shù)一樣（分?jǐn)?shù)：1.00 ）A.B.C. VD.解析：解析當(dāng)執(zhí)行指令（包括轉(zhuǎn)移指令）時(shí)，CPU將自動(dòng)修改。PC的內(nèi)容，即每執(zhí)行一條指令 PC增加一 個(gè)量，這個(gè)量等于指令所含的字節(jié)數(shù)，以便使其保持的總是將要執(zhí)行的下一條指令的地址，故A正確。在程序開(kāi)始執(zhí)行前，必須將它的起始地址，即程序的第一條指令所在的內(nèi)存單元地址送入PG當(dāng)執(zhí)行指令時(shí)，CPU將自動(dòng)修改PC內(nèi)容，使其保存的總是將要執(zhí)行的下一條指令的地址，故B正確。當(dāng)執(zhí)行到轉(zhuǎn)移指令時(shí)，對(duì)于無(wú)條件轉(zhuǎn)移或調(diào)用、返回等指令，則P

21、C的值直接修改為目標(biāo)指令地址；對(duì)于條件轉(zhuǎn)移（分支）指令，則必須根據(jù)前面指令或當(dāng)前指令執(zhí)行的結(jié)果標(biāo)志，確定是把轉(zhuǎn)移目標(biāo)地址還是把下一條指令地址送到PG所以轉(zhuǎn)移指令時(shí)，PC的值并不總是直接修改為轉(zhuǎn)移目標(biāo)指令的地址，故C錯(cuò)誤。程序計(jì)數(shù)器的位數(shù)取決于CPU能夠訪問(wèn)的程序存儲(chǔ)空間的大小，一般情況下為主存儲(chǔ)器，所以程序計(jì)數(shù)器的位數(shù)與主存儲(chǔ)器地址 的位數(shù)相等，而主存儲(chǔ)器地址取決于主存儲(chǔ)器的容量。也就是說(shuō)，程序計(jì)數(shù)器（PC）的位數(shù)跟存儲(chǔ)器地址寄存器（MAR）的位數(shù)相等，所以D正確。25. 累加器中。* A.沒(méi)有加法器功能，也沒(méi)有寄存器功能* B.沒(méi)有加法器功能，有寄存器功能* C.有加法器功能，沒(méi)有寄存器功能

22、* D.有加法器功能，也有寄存器功能。（分?jǐn)?shù)：1.00 ）A.B. VC.D.解析：解析在中央處理器CPU中，累加器是一種暫存器，用來(lái)存儲(chǔ)計(jì)算所產(chǎn)生的中間結(jié)果。如果沒(méi)有累 加器這樣的寄存器，那么在每次計(jì)算（加法，乘法，移位等）后就必須要把結(jié)果寫(xiě)回到內(nèi)存中，然后也需再讀回來(lái)。而從內(nèi)存讀的速度遠(yuǎn)不如ALU從累加器讀取數(shù)據(jù)的速度，故本題選B26. 機(jī)器主頻的倒數(shù)（一個(gè)節(jié)拍）等于。* A.CPU時(shí)鐘周期* B.主板時(shí)鐘周期* C.指令周期* D.存儲(chǔ)周期（分?jǐn)?shù):1.00）A. VB.C.D.解析：解析CPU時(shí)鐘周期，通常為節(jié)拍脈沖，既主頻的倒數(shù)，它是處理操作的最基本的單位，故本題選A。27. 下列寄存

23、器中，對(duì)匯編語(yǔ)言程序員不透明的是 。« A.存儲(chǔ)器地址寄存器（MAR）B.程序計(jì)數(shù)器（PC）C.存儲(chǔ)器數(shù)據(jù)寄存器（MDR）« D.指令寄存器（IR）（分?jǐn)?shù)：1.00 ）A.B. VC.D.解析：解析用戶可見(jiàn)寄存器，指用戶程序中的指令可直接訪問(wèn)或間接修改其值的寄存器，包括通用寄存 器、地址寄存器和程序計(jì)數(shù)器（PC）。用戶部分可見(jiàn)寄存器，指用戶程序中的指令只能讀取部分信息的寄存 器，如程序狀態(tài)字寄存器（PSWR或標(biāo)志寄存器（FLAG），其內(nèi)容由CPU根據(jù)指令執(zhí)行結(jié)果自動(dòng)設(shè)定，用戶程 序執(zhí)行過(guò)程中可能會(huì)隱含讀岀其部分內(nèi)容，以確定程序的執(zhí)行順序，但不能修改這些寄存器的內(nèi)容。用戶不可

24、見(jiàn)寄存器，指用戶程序不能進(jìn)行任何訪問(wèn)的寄存器。這些寄存器大多用于記錄控制信息和狀態(tài)信息， 只能由CPU硬件或操作系統(tǒng)內(nèi)核程序訪問(wèn)，例如，指令寄存器IR用來(lái)存放正在執(zhí)行的指令，只能被硬件訪問(wèn)；存儲(chǔ)器地址寄存器（MAR）和存儲(chǔ)器數(shù)據(jù)寄存器（MDR）分別用來(lái)存放將要訪問(wèn)的存儲(chǔ)單元的地址和數(shù)據(jù)， 也由硬件直接訪問(wèn)；中斷請(qǐng)求寄存器、進(jìn)程控制塊指針、頁(yè)表基址寄存器等只能由內(nèi)核程序訪問(wèn)，因此也 都是用戶不可見(jiàn)寄存器。28. 下列有關(guān)控制器各部件功能的描述中，錯(cuò)誤的是 。* A.控制單元是其核心部件，用于對(duì)指令操作碼譯碼并生成控制信息* B.PC稱(chēng)為程序計(jì)數(shù)器，用于存放下一條指令所在單元的地址* C.通過(guò)將P

25、C按當(dāng)前指令長(zhǎng)度增量，可實(shí)現(xiàn)指令的按序執(zhí)行* D.IR稱(chēng)為指令寄存器，用來(lái)存放當(dāng)前指令的操作碼（分?jǐn)?shù)：1.00 ）A.B.C.D. V解析：解析前三個(gè)選項(xiàng)都正確，D錯(cuò)誤，指令寄存器（IR）用來(lái)保存當(dāng)前正在執(zhí)行的一條指令，而不只是 操作碼。29. 通常情況下，下列部件中不包含在中央處理器中的是 。* A.ALU* B.DRAMC. 寄存器D. 控制器（分?jǐn)?shù):1.00 ）A.B. VC.D.解析：解析CPU包括運(yùn)算邏輯部件（ALU）、寄存器部件和控制部件等，故本題選Bo30. 下列有關(guān)數(shù)據(jù)通路的敘述中，錯(cuò)誤的是 o« A.數(shù)據(jù)通路由若干操作元件和狀態(tài)元件連接而成«B.數(shù)據(jù)通路的

26、功能由控制部件送岀的控制信號(hào)決定«C.ALU屬于操作元件，用于執(zhí)行各類(lèi)算術(shù)和邏輯運(yùn)算D.通用寄存器屬于狀態(tài)元件，但不包含在數(shù)據(jù)通路中（分?jǐn)?shù)：1.00 ）A.B.C.D. V解析：解析數(shù)據(jù)通路包括組合邏輯單元和存儲(chǔ)信息的狀態(tài)單元。組合邏輯單元用于對(duì)數(shù)據(jù)進(jìn)行處理，如 加法器、ALU擴(kuò)展器（0擴(kuò)展或符號(hào)擴(kuò)展）、多路選擇器，以及總線接口邏輯等；狀態(tài)單元用于對(duì)指令執(zhí)行 的中間狀態(tài)或最終結(jié)果進(jìn)行保存，如觸發(fā)器、寄存器等，故本題D錯(cuò)誤。31. CPU中保存當(dāng)前正在執(zhí)行指令的寄存器是 o« A.PC* B.IR« C.AR* D.DR（分?jǐn)?shù)：1.00 ）A.B. VC.D.解析：

27、解析PC（Program Counter ，程序計(jì)數(shù)器）：用于指出下一條指令在主存中的存放地址。IR（lnstruction Register ，指令寄存器）：用于保存當(dāng)前正在執(zhí)行的那條指令的代碼。MAR（MemorAddressRegister，地址寄存器）：用來(lái)保存當(dāng)前 CPU訪問(wèn)的內(nèi)存單元的地址。MDR（Memory Data Registe，數(shù)據(jù)寄存器）：用來(lái)暫存由內(nèi)存儲(chǔ)器中讀岀或?qū)懭雰?nèi)存的指令或數(shù)據(jù)。這4個(gè)寄存器的作用屬于最基礎(chǔ)的知識(shí)，記清楚英文全稱(chēng)，功能自然就記住了。32. 在變長(zhǎng)指令字格式的處理器中，下一條指令地址的計(jì)算方法為 o* A.PC+1 B.PC+當(dāng)前指令的字節(jié)數(shù)C.P

28、C+下 一條指令的字節(jié)數(shù)D.不確定（分?jǐn)?shù):1.00 ）A.B. VC.D.解析：解析變長(zhǎng)指令字格式是一種不規(guī)則型指令集，指令長(zhǎng)度不一，每條指令所占字節(jié)數(shù)不同，因此，在計(jì)算下一條指令的地址時(shí)，應(yīng)將當(dāng)前指令地址（PC的內(nèi)容）加上當(dāng)前指令的字節(jié)數(shù)，故本題應(yīng)該選Bo C是個(gè)明顯錯(cuò)誤的選項(xiàng)，既然不知道下一條指令的地址，又如何能夠知道下一條指令的字節(jié)數(shù)。33. 假設(shè)計(jì)算機(jī)的主頻為 500MHz該計(jì)算機(jī)執(zhí)行的99%勺指令的指令周期=取指周期+執(zhí)行周期，其中取指周期需2個(gè)時(shí)鐘周期，執(zhí)行周期需 2個(gè)時(shí)鐘周期，那么該計(jì)算機(jī)的CPI大約為o«A.2«B.4«C.125M«D.

29、250M（分?jǐn)?shù)：1.00 ）A.B. VC.D.解析：解析99%的指令的指令周期=取指周期+執(zhí)行周期=2個(gè)時(shí)鐘周期+2個(gè)時(shí)鐘周期=4個(gè)時(shí)鐘周期，即 一條指令大約平均需要 4個(gè)時(shí)鐘周期完成。即 CPI=4o （注：CPI（Cycles Per Instruction）表示每條計(jì)算機(jī)指令執(zhí)行所需的時(shí)鐘周期，有時(shí)簡(jiǎn)稱(chēng)為指令的平均周期數(shù)。）34. 下列有關(guān)微指令格式的描述中，錯(cuò)誤的是 o* A.相對(duì)于直接編碼（控制）方式，字段直接編碼方式的控存利用率更高* B.相對(duì)于字段直接編碼方式，直接編碼（控制）方式的執(zhí)行速度更快* C.相對(duì)于斷定法（下址字段法），采用增量計(jì)數(shù)器法的微指令格式更短* D.相對(duì)于水

30、平型微指令，一條垂直型指令中包含的微命令更多（分?jǐn)?shù)：1.00 ）A.B.C.D. V解析：解析直接編碼方式不需要譯碼，但微指令字長(zhǎng)過(guò)長(zhǎng)。字段直接編碼方式縮短了微指令字長(zhǎng)，但因?yàn)橐ㄟ^(guò)譯碼電路再發(fā)岀微命令，因此比直接編碼方式慢，故A和B都是正確的描述。 采用斷定法，需要多一個(gè)下地址字段，而增量計(jì)數(shù)器法則不需要，故采用增量計(jì)數(shù)器法的微指令格式更短，故C正確。水平型指令的特點(diǎn)是一次能定義并執(zhí)行多個(gè)并行操作的微指令，而垂直型微指令通常只有12個(gè)微命令，不強(qiáng)調(diào)并行控制功能，故水平型微指令包含的微指令更多，故D錯(cuò)誤。35. 下列有關(guān)指令和微指令之間關(guān)系的描述中，正確的是 oA. 條指令的功能通過(guò)執(zhí)行一條微

31、指令來(lái)實(shí)現(xiàn)B. 一條指令的功能通過(guò)執(zhí)行一個(gè)微程序來(lái)實(shí)現(xiàn)C. 一條微指令的功能通過(guò)執(zhí)行一條指令來(lái)實(shí)現(xiàn)D. 條微指令的功能通過(guò)執(zhí)行一個(gè)微程序來(lái)實(shí)現(xiàn)（分?jǐn)?shù)：1.00）A.B. VC.D.解析：解析微程序設(shè)計(jì)的概念：將一條機(jī)器指令編寫(xiě)成一個(gè)微程序，每一個(gè)微程序中包含若干條微指令,而每一條微指令又對(duì)應(yīng)一個(gè)或幾個(gè)微操作命令。然后把這些微程序存到一個(gè)控制存儲(chǔ)器中，用尋找用戶程 序的方法來(lái)尋找每個(gè)微程序中的微指令。所以逐條執(zhí)行每一條微指令，也就相應(yīng)地完成了一條機(jī)器指令的 全部操作。36. 相對(duì)于微程序控制器，硬布線控制器的特點(diǎn)是 。« A.指令執(zhí)行速度慢，指令功能的修改和擴(kuò)展容易B.指令執(zhí)行速度慢，

32、指令功能的修改和擴(kuò)展難C.指令執(zhí)行速度快，指令功能的修改和擴(kuò)展容易« D.指令執(zhí)行速度快，指令功能的修改和擴(kuò)展難（分?jǐn)?shù)：1.00 ）A.B.C.D. V解析：解析組合邏輯控制（硬布線邏輯控制）由基本的門(mén)電路組合實(shí)現(xiàn)。以這種方式實(shí)現(xiàn)的控制器的處理 速度快，但電路龐雜，制造周期長(zhǎng)，不靈活，可維護(hù)性差，故本題選Do37. 下列給岀的事件中，無(wú)須異常處理程序進(jìn)行處理的是 o* A.缺頁(yè)故障« B.地址越界* C.除數(shù)為0* D.訪問(wèn)Cache缺失（分?jǐn)?shù)：1.00 ）A.B.C.D. V解析：解析CPU訪問(wèn)主存時(shí)，會(huì)將地址同時(shí)送給Cache和主存，Cache控制邏輯依據(jù)地址判斷此字是

33、否在Cache中。若此字在Cache中，立即傳送給CPU否則，用主存讀周期把此字從主存讀出送到CPU與此同時(shí)，把含有這個(gè)字的整個(gè)數(shù)據(jù)塊從主存讀岀并送到Cache中。該過(guò)程并不需要 CPU專(zhuān)門(mén)進(jìn)行處理，故不可能需要異常處理程序進(jìn)行處理。38. 下列有關(guān)“自陷”仃rap）異常的描述中，正確的有 。I“自陷”是人為預(yù)先設(shè)定的一種特定處理事件可由“訪管指令”或“自陷”的執(zhí)行進(jìn)入“自陷”山一定是岀現(xiàn)了某種異常情況才會(huì)發(fā)生“自陷”W. “自陷”發(fā)生后 CPU將進(jìn)入操作系統(tǒng)內(nèi)核程序執(zhí)行 A. I、U、W B. I、山、W« C. I、山 D. H、川、W（分?jǐn)?shù)：1.00）A.B.C.D.解析：V解

34、析“自陷”（Trap）異常指的是一類(lèi)人為設(shè)定的事件（故I正確，山錯(cuò)誤），在程序中事先設(shè)定一條特殊的指令，通過(guò)執(zhí)行這條特殊指令，自動(dòng)中止正在執(zhí)行的原程序，轉(zhuǎn)到一個(gè)特定的內(nèi)核管理程序去執(zhí)行（故W正確），執(zhí)行完后，回到那條特殊指令后面的一條指令開(kāi)始執(zhí)行。這些特殊的指令稱(chēng)為“訪管指令”或“自陷指令”（故H正確）。39. 下列關(guān)于流水線方式說(shuō)法中，錯(cuò)誤的是 。* A.定長(zhǎng)指令字和定長(zhǎng)操作碼的指令格式更適合流水線方式«B.指令類(lèi)型少和操作數(shù)地址規(guī)整的指令格式更適合流水線方式« C.采用Load/Store型指令風(fēng)格的指令格式更適合流水線方式* D.流水線方式可使一條指令的執(zhí)行時(shí)間更短（

35、分?jǐn)?shù)：1.00 ）A.B.C.D. V解析：解析定長(zhǎng)指令字和定長(zhǎng)操作碼使得每條指令的取指和譯碼操作一致，便于流水線控制，故A正確。指令類(lèi)型少、操作數(shù)地址規(guī)整便于規(guī)劃取操作數(shù)步驟，并使得對(duì)指令進(jìn)行譯碼的同時(shí)，可以讀取寄存器操作數(shù)，故B正確。采用Load/Store型指令風(fēng)格便于利用執(zhí)行運(yùn)算步驟來(lái)進(jìn)行地址計(jì)算，故C正確。注意,這里并不是說(shuō)“平均執(zhí)行時(shí)間”，采用流水線方式使得指令吞吐率提高了，即在給定的時(shí)間內(nèi)完成指令執(zhí) 行的條數(shù)增加了，但每條指令的執(zhí)行過(guò)程沒(méi)有減少，所以不會(huì)縮短一條指令的執(zhí)行時(shí)間，反而會(huì)延長(zhǎng)一條 指令的執(zhí)行時(shí)間。因?yàn)樵诖_定一條流水線的流水段個(gè)數(shù)時(shí)，是以最復(fù)雜指令執(zhí)行過(guò)程所需要的流水段

36、個(gè)數(shù) 為標(biāo)準(zhǔn)設(shè)計(jì)的。在確定每個(gè)流水段的寬度時(shí)，也以最復(fù)雜流水段所需要的寬度來(lái)設(shè)計(jì)。因而，所有指令都 需要花費(fèi)最慢指令所需要的執(zhí)行時(shí)間才能完成執(zhí)行。此外，每個(gè)流水段要有信息的緩存和傳遞等，這也增 加了額外的執(zhí)行時(shí)間開(kāi)銷(xiāo)，故D錯(cuò)誤。40. 下列關(guān)于指令流水線設(shè)計(jì)的敘述中，錯(cuò)誤的是 。A.指令執(zhí)行過(guò)程的各個(gè)子功能都必須包含在某個(gè)流水段中* B.所有子功能都必須按一定的順序經(jīng)過(guò)流水段* C.雖然各子功能實(shí)際時(shí)間可能不同，但經(jīng)過(guò)每個(gè)流水段的時(shí)間都一樣* D.任何時(shí)候各個(gè)流水段的功能部件都不可能執(zhí)行空操作（分?jǐn)?shù)：1.00 ）A.B.C.D. V解析：解析流水線只是引入了指令的“并行處理”，故各個(gè)子功能不可

37、缺少，且順序不變，為了并行方便，在確定每個(gè)流水段的寬度時(shí)，以最復(fù)雜流水段所需要的寬度來(lái)設(shè)計(jì)，故長(zhǎng)度都一樣。因此A B、C都正確。在發(fā)生資源相關(guān)沖突的情況下，功能部件就可能執(zhí)行空操作。表1指令的流水段對(duì)應(yīng)的獨(dú)立功能部件 （一）*在表1中，在第四個(gè)時(shí)鐘周期，第11條的MEM段（訪存取數(shù)）與第14條的IF段（訪存取指令）都要訪問(wèn)存儲(chǔ) 器。當(dāng)數(shù)據(jù)和指令放在同一個(gè)存儲(chǔ)器且只有一個(gè)訪問(wèn)口時(shí)，便發(fā)生兩條指令爭(zhēng)用存儲(chǔ)器資源的相關(guān)沖突。有兩個(gè)解決辦法：第I4條的IF段停頓一個(gè)時(shí)鐘周期再啟動(dòng)，見(jiàn)表2。增加一個(gè)存儲(chǔ)器，將指令和數(shù)據(jù)分別放在兩個(gè)存儲(chǔ)器中。表2指令的流水段對(duì)應(yīng)的獨(dú)立功能部件（二）*在表2中，第四個(gè)時(shí)鐘周

38、期，取指功能部件是在執(zhí)行空操作的。因此本題錯(cuò)誤選項(xiàng)為 Do41. 下列關(guān)于超流水線技術(shù)的描述，錯(cuò)誤的是 oI 超流水線技術(shù)可以使一條指令的執(zhí)行時(shí)間更短超流水線技術(shù)可以提高處理器的時(shí)鐘頻率山.超流水線技術(shù)在每個(gè)時(shí)鐘周期內(nèi)可同時(shí)并發(fā)多條獨(dú)立指令W.使用了超流水線技術(shù)，在原來(lái)的時(shí)鐘周期內(nèi)，功能部件被使用的次數(shù)不變« A. I、U* B. I、山« C. I、山、W* D. U、W（分?jǐn)?shù)：1.00 ）A.B.C. VD.解析：解析超流水線技術(shù)是通過(guò)細(xì)化流水，提高主頻，使得機(jī)器在一個(gè)周期內(nèi)完成一個(gè)甚至多個(gè)操作。下圖中將原來(lái)一個(gè)時(shí)鐘周期分成了3段，故在原來(lái)的時(shí)鐘周期內(nèi)，功能部件被使用了

39、3次，使流水線以3倍于原來(lái)時(shí)鐘頻率的速度運(yùn)行。了解了超流水線技術(shù)之后，我們來(lái)分析這4個(gè)描述。*超流水線技術(shù)超流水線技術(shù)相當(dāng)于把原來(lái)的流水段“流水線化”，故單條指令的執(zhí)行時(shí)間是變長(zhǎng)的，因?yàn)椴捎昧魉€方 式使得指令吞吐率提高了，即在給定的時(shí)間內(nèi)完成指令執(zhí)行的條數(shù)增加了，但每條指令的執(zhí)行過(guò)程沒(méi)有減 少，所以不會(huì)縮短一條指令的執(zhí)行時(shí)間，反而會(huì)延長(zhǎng)一條指令的執(zhí)行時(shí)間，故I錯(cuò)誤。H明顯正確，超流水線技術(shù)使得主頻提高了。山不對(duì)，超流水線技術(shù)在一個(gè)新的時(shí)鐘周期中（圖中新的時(shí)鐘周期為原時(shí)鐘周期的1/3），每個(gè)時(shí)鐘周期也只能發(fā)射一條指令。W不對(duì)，在原時(shí)鐘周期內(nèi)（圖中即為1），功能部件其實(shí)被使用了多次（圖中為3次）

40、。42. 某計(jì)算機(jī)的指令流水線由4個(gè)功能段組成，指令流經(jīng)各功能段的時(shí)間（忽略各功能段之間流水段寄存器的緩存時(shí)間）如下圖所示。指令流經(jīng)各功能段的時(shí)間則該計(jì)算機(jī)的CPU時(shí)鐘周期至少是« A.90ns« B.80ns« C.70ns D.60ns（分?jǐn)?shù)：1.00 ）A. VB.C.D.解析：解析在確定一條流水線的流水段個(gè)數(shù)時(shí)，是以最復(fù)雜指令執(zhí)行過(guò)程所需要的流水段個(gè)數(shù)為標(biāo)準(zhǔn)設(shè)計(jì)的。在確定每個(gè)流水段的寬度時(shí)，也以最復(fù)雜流水段所需要的寬度（等同于CPU時(shí)鐘周期）來(lái)設(shè)計(jì)。因此應(yīng)該選擇最長(zhǎng)時(shí)間流水段所需要的寬度，即90ns，故本題選Ao43. 下列關(guān)于結(jié)構(gòu)相關(guān)沖突的敘述中，錯(cuò)誤的

41、是 o* A.結(jié)構(gòu)相關(guān)沖突是指同時(shí)有多條指令使用同一資源 B.避免結(jié)構(gòu)相關(guān)沖突的基本做法是使每個(gè)指令在相同的流水段中使用不同的功能部件 C.重復(fù)設(shè)置功能部件可以避免結(jié)構(gòu)相關(guān)沖突* D.數(shù)據(jù)Cache和指令Cache分離可解決同時(shí)訪問(wèn)數(shù)據(jù)和指令的沖突（分?jǐn)?shù)：1.00 ）A.B. VC.D.解析：解析下表中，每個(gè)指令的5個(gè)流水段分別對(duì)應(yīng)5個(gè)獨(dú)立的功能部件。這時(shí)指令 I4的IF流水段， 如果跟11的IF流水段使用相同的功能部件， 那么它就不會(huì)和11指令的MEM流水段發(fā)生結(jié)構(gòu)相關(guān)沖突。 故 避免結(jié)構(gòu)相關(guān)沖突的基本做法是使每個(gè)指令在相同的流水段中使用相同的功能部件，故B錯(cuò)誤。指令的流水段對(duì)應(yīng)的獨(dú)立功能部

42、件（三）*其他選項(xiàng)都為正確的敘述。44. 下列關(guān)于數(shù)據(jù)相關(guān)沖突的敘述中，正確的有 。I 數(shù)據(jù)相關(guān)沖突指的是流水線中的各條指令因重疊操作，可能改變對(duì)操作數(shù)的讀寫(xiě)訪問(wèn)順序 在發(fā)生數(shù)據(jù)相關(guān)沖突的指令之間插入空操作指令能避免數(shù)據(jù)沖突山采用旁路技術(shù)可以解決部分?jǐn)?shù)據(jù)相關(guān)沖突W.通過(guò)編譯器調(diào)整指令順序可解決部分?jǐn)?shù)據(jù)相關(guān)沖突« A. I、山 B. I、H、山 C. H、山 D.全部（分?jǐn)?shù)：1.00）A.B.C.D. V解析：解析I選項(xiàng)是對(duì)數(shù)據(jù)相關(guān)沖突的正確定義，故I正確。H、山和W都是解決數(shù)據(jù)相關(guān)沖突的方法，故也都是正確的，故本題應(yīng)該選Do45. 下列關(guān)于超標(biāo)量技術(shù)的敘述中，錯(cuò)誤的是 o«

43、 A.超標(biāo)量技術(shù)是指在流水線中采用更多的流水段個(gè)數(shù)B.超標(biāo)量技術(shù)執(zhí)行指令時(shí)，可同時(shí)發(fā)射多條指令至流水線中« C.采用超標(biāo)量技術(shù)的CPU中必須配置多個(gè)不同的功能部件D.采取超標(biāo)量技術(shù)的目的是利用部件的并行性以提高指令吞吐率（分?jǐn)?shù)：1.00 ）A. VB.C.D.解析：解析下圖是超標(biāo)量流水線的示意圖，很明顯，在每個(gè)時(shí)鐘周期內(nèi)同時(shí)發(fā)射了多條指令，當(dāng)然這些同時(shí)執(zhí)行需要多個(gè)不同的功能部件，通過(guò)這些部件的并行運(yùn)行來(lái)提高指令的吞吐率，故B、C和D都是正確的敘述。超標(biāo)量技術(shù)并沒(méi)有采用更多的流水段個(gè)數(shù)，這是超流水線技術(shù)的做法，故A錯(cuò)誤。*超標(biāo)量流水線的示意圖46. 同步控制是o* A.只適用于CPU控

44、制的方式* B.只適用于外圍設(shè)備控制的方式* C.由統(tǒng)一時(shí)序信號(hào)控制的方式* D.所有指令執(zhí)行的時(shí)間都相同的方式（分?jǐn)?shù)：1.00 ）A.B.C. VD.解析：解析所謂同步控制方式，是指系統(tǒng)有一個(gè)統(tǒng)一的時(shí)鐘， 所有控制信號(hào)均來(lái)自這個(gè)統(tǒng)一的時(shí)鐘信號(hào)。 同步控制方式在CPU控制和外圍設(shè)備控制中都有應(yīng)用，故A B錯(cuò)。D選項(xiàng)是干擾項(xiàng)，故本題選 Co47. 在運(yùn)算器中的數(shù)據(jù)寄存器，每次運(yùn)算既存放源操作數(shù)，又存放結(jié)果的是 o A.累加寄存器« B.程序計(jì)數(shù)器* C.程序狀態(tài)寄存器D.指令寄存器（分?jǐn)?shù)：1.00 ）A. VB.C.D.解析：解析累加寄存器（ACC）通常簡(jiǎn)稱(chēng)為累加器，它是一個(gè)通用寄存器

45、。其功能是：當(dāng)運(yùn)算器的算術(shù)邏 輯單元（ALU）執(zhí)行算術(shù)或邏輯運(yùn)算時(shí)，為 ALU提供一個(gè)工作區(qū)。累加寄存器暫時(shí)存放ALU運(yùn)算的結(jié)果信息。顯然，運(yùn)算器中至少要有一個(gè)累加寄存器。為了保證程序能夠連續(xù)地執(zhí)行下去，CPU必須采用某些“手段”來(lái)確定下一條指令的地址。而程序計(jì)數(shù)器正是起到這種作用，所以通常又稱(chēng)為指令計(jì)數(shù)器。程序狀態(tài)寄存器 保存由算術(shù)指令和邏輯指令運(yùn)行或測(cè)試的結(jié)果建立的各種條件碼內(nèi)容，如運(yùn)算結(jié)果進(jìn)位標(biāo)志（C），運(yùn)算結(jié)果溢出標(biāo)志（V），運(yùn)算結(jié)果為零標(biāo)志（Z），運(yùn)算結(jié)果為負(fù)標(biāo)志（N）等。除此之外，狀態(tài)條件寄 存器還可保存中斷和系統(tǒng)工作狀態(tài)等信息。因此，狀態(tài)條件寄存器是一個(gè)由各種狀態(tài)條件標(biāo)志拼湊而成

46、的 寄存器。指令寄存器用來(lái)保存當(dāng)前正在執(zhí)行的指令。二、B綜合應(yīng)用題/B（總題數(shù)：4,分?jǐn)?shù)：53.00）設(shè)有一個(gè)CPU勺指令執(zhí)行部件如下圖所示，由Cache每隔100ns提供4條指令（注：B1、B2和B3是3個(gè)相同的并行部件）一個(gè)CPU勺指令執(zhí)行部件（分?jǐn)?shù)：13.00 ）（1）.畫(huà)出該指令流水線功能段的時(shí)空?qǐng)D。（分?jǐn)?shù)：6.50 ） 正確答案：（本題考查用時(shí)空?qǐng)D描述流水線的工作過(guò)程和流水線性能的計(jì)算方法。本題中的流水線使用重復(fù)設(shè)置瓶頸段的方法來(lái)消除瓶頸。B1、B2和B3段是本題的關(guān)鍵，分為 3條路徑，每條都是300ns，完全可以滿足流水線的輸入。在流水線的B段，可以同時(shí)并行執(zhí)行 3條指令。流水線的

47、時(shí)空?qǐng)D如下圖所示。 流水線的時(shí)空?qǐng)D（一）解析：（2）. 試計(jì)算流水線執(zhí)行這 4 條指令的實(shí)際吞吐率和效率。（分?jǐn)?shù)： 6.50 ） 正確答案：（完成4個(gè)任務(wù)的周期為 T=（100+100+100+300+100+300）ns=1000ns，任務(wù)數(shù)為N=4,則實(shí)際吞吐 率為T(mén)P=N/T=（4/1000） X10 正確答案： （ 本題考查超標(biāo)量指令流水線， 考查內(nèi)容并不難，就是每個(gè)時(shí)鐘周期可以有多個(gè)指令同時(shí)開(kāi)始執(zhí) 行。但由于本題條件非常多，提高了題目難度，故一定要讀懂每句的意思，再開(kāi)始做題。 由已知條件可以得到，譯碼部件能夠同時(shí)執(zhí)行讀取和譯碼兩條指令，故譯碼部件在第一個(gè)時(shí)鐘周期，執(zhí)行 和 I2 ；在

48、第二個(gè)時(shí)鐘周期，執(zhí)行 I3 和 I4 ；在第三個(gè)時(shí)鐘周期，執(zhí)行 I5 和 I6。 執(zhí)行功能部件，第一個(gè)時(shí)鐘周期空閑。在第二個(gè)時(shí)鐘周期，才啟動(dòng) I1 和 I2 ，由于 I1 需要兩個(gè)周期， I2 需 要一個(gè)周期， 第二個(gè)時(shí)鐘周期結(jié)束后， I2 開(kāi)始延遲等待。 在第三個(gè)時(shí)鐘周期， I3 啟動(dòng)， I1 和 I3 同時(shí)執(zhí)行， 又已知I316都共用一個(gè)功能部件，所以I4必須等到I3執(zhí)行周期完成后才能啟動(dòng)。在第四個(gè)時(shí)鐘周期， 啟動(dòng)執(zhí)行。第五個(gè)時(shí)鐘周期， I5 啟動(dòng)執(zhí)行。第六個(gè)時(shí)鐘周期， I6 啟動(dòng)執(zhí)行。寫(xiě)回部件，第一、二個(gè)時(shí)鐘周期空閑。第三個(gè)時(shí)鐘周期，雖然 I2 執(zhí)行完成，但 I1 還未執(zhí)行完成，又已知

49、寫(xiě)回部件需要兩條指令都完成才會(huì)工作，故第二個(gè)時(shí)鐘周期仍然空閑。第四個(gè)時(shí)鐘，I1 和 I2 執(zhí)行階段都結(jié)束， I1 和 I2 進(jìn)入寫(xiě)回階段。在第五個(gè)時(shí)鐘周期， I3 和 I4 的執(zhí)行階段都結(jié)束， I3 和 I4 進(jìn)入寫(xiě)回階段。 在第六個(gè)時(shí)鐘周期， 雖然 I5 執(zhí)行完成， 但 I6 還未執(zhí)行完成， 故第六個(gè)時(shí)鐘周期空閑。 在第七個(gè)時(shí)鐘周期， 和 I6 的執(zhí)行階段都結(jié)束了， I5 和 I6 進(jìn)入寫(xiě)回階段。根據(jù)上述分析，流水線時(shí)空?qǐng)D如圖 1 所示。*=0.4 X107（條指令 / 秒）流水線的效率為*）解析：假設(shè)有一個(gè)計(jì)算機(jī)工程師想要設(shè)計(jì)一個(gè)新的CPU其中運(yùn)行的一個(gè)典型程序的核心模塊有一百萬(wàn)條指令，每條指令執(zhí)行時(shí)間為100PS。請(qǐng)回答下面兩個(gè)問(wèn)題：（分 數(shù)： 15.00 ）（1）.若新CPU是一個(gè)20級(jí)流水線處理器，忽略流水段之間的寄存器延遲，執(zhí)行上述同樣的程序，理想情況下，它的速度是非流水線處理器的多少倍 ?（分?jǐn)?shù)： 5.00 ）正確答案： （ 若在 20 級(jí)流水線上執(zhí)行，忽略流水段之間的寄存器延遲，理想情況下，每個(gè)時(shí)鐘周期為非流 水線處理器的時(shí)鐘周期的 1/20 ，因此執(zhí)行上述同樣的程序，它的速度是非流水線處理器的 20倍。 注：本 題也可以先計(jì)算出非流水線處理器的執(zhí)行時(shí)間，再算出新CPU的程序執(zhí)行時(shí)間，最后將二者的比值就得到速度的倍數(shù)關(guān)系。