交通燈控制器設(shè)計(jì)

1、學(xué)號(hào)： 成績： 河北聯(lián)合大學(xué)電氣工程學(xué)院綜合性課程設(shè)計(jì)報(bào)告交通燈控制器設(shè)計(jì)專 業(yè)：電子科學(xué)與技術(shù)班 級(jí)：_ 11電技班 _ 姓 名：_ 張_指導(dǎo)教師：_2015年1月9日交通燈控制設(shè)計(jì)作者：張桂明摘要:本次課設(shè)是目的是通過Verilog_HDL語言對交通燈控制的設(shè)計(jì),是同學(xué)們熟悉并掌握EDA技術(shù)、培養(yǎng)綜合應(yīng)用數(shù)字電子技術(shù)、EDA設(shè)計(jì)工具、HDL語言等各領(lǐng)域知識(shí)的能力、提高設(shè)計(jì)能力和實(shí)際操作能力。本課題是利用Verilog_HDL語言自頂而下的設(shè)計(jì)方法設(shè)計(jì)交通的控制系統(tǒng)，并通過Quartus和ModelSim完成綜合、仿真，對FPGA芯片進(jìn)行編譯下載。把程序下載到FPGA芯片后，由于生成的是集成

2、電路，所以故障率低、可靠性高、體積比較小，可應(yīng)用于實(shí)際的交通燈控制系統(tǒng)中，使其實(shí)現(xiàn)道路交通的快速正常運(yùn)轉(zhuǎn)。隨著大規(guī)模集成電路的發(fā)展、EDA技術(shù)隨之出現(xiàn)，本課題說明了EDA技術(shù)在數(shù)字電路設(shè)計(jì)中的優(yōu)越性。關(guān)鍵詞：Verilog_HDL FPGA 交通燈控制器 硬件描述語言1、簡介 1.1課程設(shè)計(jì)的目的和內(nèi)容用Verilog HDL語言設(shè)計(jì)實(shí)現(xiàn)一個(gè)交通燈控制器電路：十字路口A方向和B方向各設(shè)紅、黃、綠和左拐四盞燈，兩個(gè)方向各種燈亮的時(shí)間能夠進(jìn)行設(shè)置和修改，此外，假設(shè)A方向是主干路，車流量大，因此A方向通行的時(shí)間應(yīng)比B方向長；四盞燈按合理的順序亮滅，并能將燈亮的時(shí)間以倒計(jì)時(shí)的形式顯示出來。每個(gè)方向四種

3、燈依次按如下順序點(diǎn)亮，并不斷循環(huán)：綠燈黃燈左拐燈黃燈紅燈，并且每個(gè)方向紅燈亮的時(shí)間應(yīng)該與另一方向綠、黃、左拐、黃燈亮的時(shí)間相等。黃燈所起的作用是用來在綠燈和左拐燈后進(jìn)行緩沖。在本課程設(shè)計(jì)中，著重培養(yǎng)學(xué)生的如下能力：熟悉EDA技術(shù)概況。培養(yǎng)綜合應(yīng)用數(shù)字電子技術(shù)、EDA設(shè)計(jì)工具、HDL語言等各領(lǐng)域知識(shí)的能力。提高設(shè)計(jì)能力和實(shí)際操作能力，使學(xué)生能夠獨(dú)立完成具有一定難度的數(shù)字電子系統(tǒng)的設(shè)計(jì)，并鍛煉動(dòng)手實(shí)踐能力。1.2 Verilog語言簡介Verilog HDL是一種硬件描述語言（HDL:Hardware Description Language），以文本形式來描述數(shù)字系統(tǒng)硬件的結(jié)構(gòu)和行為的語言，用它

4、可以表示邏輯電路圖、邏輯表達(dá)式，還可以表示數(shù)字邏輯系統(tǒng)所完成的邏輯功能。 Verilog HDL和VHDL是世界上最流行的兩種硬件描述語言，都是在20世紀(jì)80年代中期開發(fā)出來的。前者由Gateway Design Automation公司（該公司于1989年被Cadence公司收購）開發(fā)。兩種HDL均為IEEE標(biāo)準(zhǔn)。1.3 Verilog HDL 的設(shè)計(jì)流程1）文本編輯：用任何文本編輯器都可以進(jìn)行，也可以用專用的 HDL 編輯環(huán)境。通常 Verilog HDL 文件保存為 .v 文件。 2）功能仿真：將文件調(diào)入 HDL 仿真軟件進(jìn)行功能仿真，檢查邏輯功能是否正確（也叫前仿真，對簡單的設(shè)計(jì)可以跳

5、過這一步，只有在布線完成之后，才進(jìn)行時(shí)序仿真） 。 3）邏輯綜合：將源文件調(diào)入邏輯綜合軟件進(jìn)行綜合，即把語言綜合成最簡的布爾表達(dá)式。邏輯綜合軟件會(huì)生成 .edf （ EDIF ）的 EDA 工業(yè)標(biāo)準(zhǔn)文件。 （最好不用 MAX+PLUS II 進(jìn)行綜合，因?yàn)橹恢С?VHDL/Verilog HDL 的子集） 4）布局布線：將 .edf 文件調(diào)入 PLD 廠家提供的軟件中進(jìn)行布線，即把設(shè)計(jì)好的邏輯安放到 CPLD/FPGA 內(nèi)。 5）時(shí)序仿真：需要利用在布局布線中獲得的精確參數(shù)，用仿真軟件驗(yàn)證電路的時(shí)序也叫后仿真。2、總體設(shè)計(jì)每個(gè)方向四種燈依次按如下順序點(diǎn)亮，并不斷循環(huán)：綠燈黃燈左拐燈黃燈紅燈，并

6、且每個(gè)方向紅燈亮的時(shí)間應(yīng)該與另一方向綠、黃、左拐、黃燈亮的時(shí)間相等。黃燈所起的作用是用來在綠燈和左拐燈后進(jìn)行緩沖，以提醒行人及駕駛員該方向上要禁行了；信號(hào)燈變換次序?yàn)椋篈主干道 每次放行 40 秒，亮 5 秒黃燈讓行駛中的車輛有時(shí)間停到禁行線外，左拐放行 15 秒，亮 5 秒黃燈；支干道放行 30 秒，亮 5 秒黃燈，左拐放行 15 秒，亮 5 秒黃燈.，各計(jì)時(shí)電路位倒計(jì)時(shí)顯示。圖1 設(shè)計(jì)流程圖根據(jù)系統(tǒng)的功能要求， 可分為四個(gè)部分來實(shí)現(xiàn)， 分別是定時(shí)模塊， 主控電路， 譯碼驅(qū)動(dòng)電路和掃描顯示幾部分。 分頻部分是把外部提供的 1Hz 進(jìn)行分頻得到系 統(tǒng)工作需要的工作脈沖，顯示部分包括兩個(gè)內(nèi)容，一

7、個(gè)是主干道紅綠燈顯示，另 一個(gè)是支干道紅綠燈顯示。然后將紅綠燈顯示時(shí)間以 BCD 碼形式顯示出來，顯示 模塊將其譯碼輪流掃描顯示 4 具有四種信號(hào)燈的交通燈控制器設(shè)計(jì)如圖2交通信號(hào)燈控制器系統(tǒng)工作流程 （1）主干道放行亮綠燈 40 秒，支干道紅燈顯示 65 秒； (2)主干道綠燈轉(zhuǎn)黃燈 5 秒，支干道紅燈顯示 25 秒(3)主干道黃燈轉(zhuǎn)左拐 15 秒，支干道紅燈顯示 20 秒； (4)主干道左拐轉(zhuǎn)紅燈 55 秒，支干道綠燈顯示 30 秒； (5)主干道紅燈顯示 25 秒，支干道綠燈轉(zhuǎn)黃燈 5 秒； (6)主干道紅燈顯示 20 秒，支干道黃燈轉(zhuǎn)左拐 15 秒； (7)主干道亮紅燈 5 秒，支干道

8、左拐轉(zhuǎn)黃燈 5 秒；(8)依次循環(huán)跳到主干道，紅綠燈重新計(jì)時(shí)圖2 設(shè)計(jì)電路圖道紅綠燈顯示；輸出部分為七段譯碼顯示和位選碼 MS，數(shù)碼管顯示的是交 通信號(hào)燈轉(zhuǎn)換時(shí)間。3、實(shí)驗(yàn)方法3.1仿真平臺(tái)簡介Mentor公司的ModelSim是業(yè)界最優(yōu)秀的HDL語言仿真軟件，它能提供友好的仿真環(huán)境，是業(yè)界唯一的單內(nèi)核支持VHDL和Verilog混合仿真的仿真器。它采用直接優(yōu)化的編譯技術(shù)、Tcl/Tk技術(shù)、和單一內(nèi)核仿真技術(shù)，編譯仿真速度快，編譯的代碼與平臺(tái)無關(guān)，便于保護(hù)IP核，個(gè)性化的圖形界面和用戶接口，為用戶加快調(diào)錯(cuò)提供強(qiáng)有力的手段，是FPGA/ASIC設(shè)計(jì)的首選仿真軟件。主要特點(diǎn):RTL和門級(jí)優(yōu)化，本地

9、編譯結(jié)構(gòu)，編譯仿真速度快，跨平臺(tái)跨版本仿真； 單內(nèi)核VHDL和Verilog混合仿真； 源代碼模版和助手，項(xiàng)目管理； 集成了性能分析、波形比較、代碼覆蓋、數(shù)據(jù)流ChaseX、Signal Spy、虛擬對象Virtual Object、Memory窗口、Assertion窗口、源碼窗口顯示信號(hào)值、信號(hào)條件斷點(diǎn)等眾多調(diào)試功能； C和Tcl/Tk接口，C調(diào)試；對SystemC的直接支持，和HDL任意混合； 支持SystemVerilog的設(shè)計(jì)功能；對系統(tǒng)級(jí)描述語言的最全面支持，SystemVerilog，SystemC，PSL； ASIC Sign off?？梢詥为?dú)或同時(shí)進(jìn)行行為（behaviora

10、l）、RTL級(jí)、和門級(jí)（gate-level）的代碼。3.2仿真步驟1） 點(diǎn)開file，選擇new，點(diǎn)擊project，來創(chuàng)建一個(gè)新工程。2） 在彈出的對話框中輸入工程名和庫名稱，這里直接采用默認(rèn)庫work，輸入的工程名為“testtraffic”，輸入完畢后點(diǎn)擊ok完成。3） 在彈出的對話框中選中AddExistingFile按鈕，找到文件存儲(chǔ)的路徑“modelsim”點(diǎn)擊ok。同時(shí)兩個(gè)程序文件處會(huì)有兩個(gè)問號(hào)。4）右鍵點(diǎn)擊空白處，選擇其中的Compile選項(xiàng)，會(huì)出現(xiàn)一系列的編譯方式。最常用的是前兩個(gè)，即編譯選中文件Compile Selected。同時(shí)兩個(gè)程序文件處的問號(hào)變?yōu)閷μ?hào)。5） 選中

11、Simulate，選擇第二個(gè)start Simulation。在彈出的對話框中選擇work里的testtraffic并且去掉左下角的對號(hào)，點(diǎn)擊ok。6） 右鍵點(diǎn)擊testtraffic模塊，選中Add，然后Add to Wave。這時(shí)會(huì)出現(xiàn)一個(gè)新窗口：wave-default。這里就是觀察信號(hào)變化的區(qū)域，在仿真沒有運(yùn)行時(shí)，輸出的信號(hào)均為空，快捷鍵中有Run-All按鈕進(jìn)行仿真。4、 仿真步驟 圖3 仿真結(jié)果示意圖如圖3所示，我們看出看出主干道紅燈亮的時(shí)間等于支路綠燈，黃燈，左轉(zhuǎn)燈，黃燈亮的時(shí)間之和，同時(shí)支路紅燈亮的時(shí)間等于主干道綠燈，黃燈，左轉(zhuǎn)燈，黃燈亮的時(shí)間之和。本設(shè)計(jì)中設(shè)定A方向紅、綠、黃

12、、左拐燈亮的時(shí)間分別為55秒、40秒、5秒和15秒，B方向紅、綠、黃、左拐燈亮的時(shí)間分別為:65秒、30秒、5秒和15秒，該系統(tǒng)滿足我們的設(shè)計(jì)需求。5、 結(jié)論 通過本次課設(shè),是我從一個(gè)verilog HDL編程語言的菜鳥逐漸升級(jí)為一個(gè)感興趣的初學(xué)者. 體驗(yàn)到了細(xì)心對一個(gè)編程者的重要性， 和程序的規(guī)范性對于程序的重要性在verilog語言中，我們必須注意其與C語言的異同，比如格式和變量定義，還有模塊的調(diào)用，和時(shí)鐘信號(hào)的應(yīng)用。還有，verilogHDL設(shè)計(jì)語言是一門很好的硬件描述語言， 可以直白的描述實(shí)際的電路， 實(shí)際的系統(tǒng)模型， 易懂而且易于實(shí)現(xiàn)，我覺得在以后多加練習(xí)，可以對以后的學(xué)習(xí)和工作帶來

13、莫大的幫助。通過做熊老師的課程設(shè)計(jì)培養(yǎng)了學(xué)生綜合運(yùn)用所學(xué)知識(shí)，發(fā)現(xiàn)，提出，分析和解決實(shí)際問題，鍛煉實(shí)踐能力的重要環(huán)節(jié)，是對學(xué)生實(shí)際工作能力的具體訓(xùn)練和考察過程。通過這次課程設(shè)計(jì)使我懂得了理論與實(shí)際相結(jié)合是很重要的， 只有理論知識(shí)是遠(yuǎn)遠(yuǎn)不夠的，只有把所學(xué)的理論知識(shí)與實(shí)踐相結(jié)合起來， 從理論中得出結(jié)論，從而提高自己的實(shí)際動(dòng)手能力和獨(dú)立思考的能力。如果說大學(xué)的學(xué)習(xí)就像是在充實(shí)自己,那么課設(shè)的意義就是讓所學(xué)的東西充分的發(fā)揮出來,我希望大學(xué)的制度也可以從大一就開始抓起,這才是對我們學(xué)生的一次提升。在實(shí)戰(zhàn)中自由發(fā)揮,只有困難才能讓我們更加強(qiáng)大。參考文獻(xiàn)1、CPLD/FPGA 應(yīng)用系統(tǒng)設(shè)計(jì)與(基礎(chǔ)篇) 作者

14、： 億特科技 人民郵電出版社 出版日期：2005年7月 書號(hào)：ISBN 7-115-13200-3/TP.45032、林明權(quán).VHDL 數(shù)字控制系統(tǒng)設(shè)計(jì)范例(第一版)M北京：電子工業(yè)出版社；3、楊曉慧.電子技術(shù) EDA 實(shí)踐教程（第一版）M，北京：國防工業(yè)出版社；附錄module aa(clk,rst,LAMPA,ledcom,data_out);output7:0 LAMPA ,ledcom,data_out;input clk,rst;reg7:0numa,ledcom;reg tempa ,i;reg3:0 data_in;reg3:0counta;reg7:0ared,ayellow,

15、agreen;reg7:0LAMPA,data_out;reg 24:0 c, k,c1;reg clk1s;reg clk_100;reg19:0 cnt2;always (posedge clk )beginif(c=12500000)beginc=0;clk1s=clk1s;endelsec=c+1;endalways (posedge clk )begincnt2=cnt2+1;if(cnt2=100000)beginclk_100=clk_100;cnt2=0;endendalways(posedge clk1s or negedge rst )/該模塊控制東西方向的三種燈if(!r

16、st)LAMPA=8b00001001;elsebeginayellow=8b00000110;agreen=8b00000111;if(!tempa)begintempa=1;if(counta = 0)beginnuma=agreen;LAMPA=8b00100001;/南北方向通綠燈亮東西方向紅燈亮counta=counta+1;endif(counta = 1)beginnuma=ayellow;LAMPA=8b00010001;/南北方向黃燈亮東西方向紅燈亮counta=counta+1;endif(counta = 2)beginnuma=ayellow；LAMPA=8b00000

17、001;/南北方向黃燈滅東西方向紅燈亮counta=counta+1;endif(counta = 3)beginnuma=ayellow;LAMPA=8b00010001;/南北方向黃燈亮東西方向紅燈亮counta=counta+1;endif(counta = 4)beginnuma=agreen;LAMPA=8b00001100;/南北方向紅燈亮東西方向綠燈亮counta=counta+1;endif(counta = 5)beginnuma=ayellow;LAMPA=8b00001010;/南北方向紅燈亮東西方向黃燈亮counta=counta+1;endif(counta = 6)

18、beginnuma=ayellow;LAMPA=8b00001000;/南北方向紅燈亮東西方向黃燈滅counta=counta+1;endif(counta = 7)beginnuma=ayellow;LAMPA=8b00001010;/南北方向紅燈亮東西方向黃燈亮counta=0;endendelsebegin/倒計(jì)時(shí)模塊if(numa)beginif(numa=0)begintempa=0;endelsebeginif(numa7:4=4b0000)beginnuma3:0=4b1111;numa7:4= numa7:4-4b0001;endelsenuma3:0=numa3:0-4b0001;endendendend/always (posedge clk_