FPGA工程師面試筆試試題

1、FPGA工程師面試筆試試題FPGA工程師面試試題00同步電路和異步電路的區(qū)別是什么？（仕蘭微電子）什么是同步邏輯和異步邏輯？（漢王筆試）整個設計中只有一個全局時鐘成為同步邏輯O多時鐘系統(tǒng)邏輯設計成為異步邏輯O同步邏輯是時鐘之間有固定的因果關系.異步邏輯是各時鐘之間沒有固定的因果關系.3、什么是線與邏輯，要實現(xiàn)它,在硬件特性上有什么具體要求？（漢王筆試）線與邏輯是兩個輸出信號相連可以實現(xiàn)與的功能.在硬件上,要用OC門來實現(xiàn),由于不用OC門可能使灌電流過大，而燒壞邏輯門.同時在輸出端口應加一個上拉電阻.4、什么是Setup和Holdup時間？（漢王筆試）5、setup和holdup時間，區(qū)別.（南

2、山之橋）6、解釋setuptime和holdtime的定義和在時鐘信號延遲時的變化.（未知）7、解釋setup和holdtimeviolation,畫圖說明，并說明解決辦法.（威盛VIA2003.11.06上海筆試試題)Setup/holdtime是測試芯片對輸入信號和時鐘信號之間的時間要求.建立時間是指觸發(fā)器的時鐘信號上升沿到來以前,數(shù)據(jù)穩(wěn)定不變的時間.輸入信號應提前時鐘上升沿(如上升沿有效)T時間到達芯片,這個T就是建立時間-Setuptime.如不滿足setuptime,這個數(shù)據(jù)就不能被這一時鐘打入觸發(fā)器，只有在下一個時鐘上升沿,數(shù)據(jù)才能被打入觸發(fā)器.保持時間是指觸發(fā)器的時鐘信號上升沿到

3、來以后,數(shù)據(jù)穩(wěn)定不變的時間.如果holdtime不夠，數(shù)據(jù)同樣不能被打入觸發(fā)器.建立時間(SetupTime)和保持時間(Holdtime).建立時間是指在時鐘邊沿前,數(shù)據(jù)信號需要保持不變的時間.保持時間是指時鐘跳變邊沿后數(shù)據(jù)信號需要保持不變的時間,如果不滿足建立和保持時間的話,那么DFF將不能正確地采樣到數(shù)據(jù),將會出現(xiàn)metastability的情況.如果數(shù)據(jù)信號在時鐘沿觸發(fā)前后持續(xù)的時間均超過建立和保持時間,那么超過量就分別被稱為建立時間裕量和保持時間裕量.8、說說對數(shù)字邏輯中的競爭和冒險的理解,并舉例說明競爭和冒險怎樣消除（仕蘭微電子）9、什么是競爭與冒險現(xiàn)象？怎樣判斷?如何消除？（漢王

4、筆試）在組合邏輯中，由于門的輸入信號通路中經(jīng)過了不同的延時,導致到達該門的時間不一致叫競爭.產(chǎn)生毛刺叫冒險.如果布爾式中有相反的信號則可能產(chǎn)生競爭和冒險現(xiàn)象.解決方法:一是添加布爾式的消去項,二是在芯片外部加電容.10、你知道那些常用邏輯電平?TTL與C0MS電平可以直接互連嗎？（漢王筆試）RS232負邏輯-15'-31；+3+150；20kbps;雙向，全雙工RS485/422差分傳輸+2+61；-2-60；雙向，半雙工/單向，半雙工；10M常用邏輯電平：12V,5V,3.3V;TTL和CMOS不可以直接互連,由于TTL是在0.3-3.6V之間,而CMOS則是有在12V的有在5V的.

5、CMOS輸出接到TTL是可以直接互連.TTL接到CMOS需要在輸出端口加一上拉電阻接到5V或者12V.TTL,emos,不能直連LVDS:LVDS(LowVoltageDifferentialSignal)即低電壓差分信號，LVDS接口又稱RS644總線接口，是20世紀90年代才出現(xiàn)的一種數(shù)據(jù)傳輸和接口技術。ECL：（EmitterCoupledLogic）即射極耦合邏輯，是帶有射隨輸出結構的典型輸入輸出接口電路CML:CML電平是所有高速數(shù)據(jù)接口中最簡單的一種。其輸入和輸出是匹配好的，減少了外圍器件，適合于更高頻段工作。11、如何解決亞穩(wěn)態(tài).（飛利浦-大唐筆試）亞穩(wěn)態(tài)是指觸發(fā)器無法在某個規(guī)定

6、時間段內達到一個可確認的狀態(tài).當一個觸發(fā)器進入亞穩(wěn)態(tài)時，既無法預測該單元的輸出電平,也無法預測何時輸出才能穩(wěn)定在某個正確的電平上.在這個穩(wěn)定期間,觸發(fā)器輸出一些中間級電平,或者可能處于振蕩狀態(tài),并且這種無用的輸出電平可以沿信號通道上的各個觸發(fā)器級聯(lián)式傳播下去.12、IC設計中同步復位與異步復位的區(qū)別.（南山之橋）13>M00RE與MEELEY狀態(tài)機的特征.（南山之橋）14、多時域設計中，如何處理信號跨時域.（南山之橋）15、給了reg的setup,hold時間,求中間組合邏輯的delay范圍.（飛利浦-大唐筆試）Delay<period-setup-hold16、時鐘周期為T,觸發(fā)

7、器D1的建立時間最大為Tlmax,最小為Timin.組合邏輯電路最大延遲為T2max,最小為T2min,問，觸發(fā)器D2的建立時間T3和保持時間應滿足什么條件（華為）17、給出某個一般時序電路的圖，有Tsetup,Tdelay,Tck->q,還有clock的delay,寫出決定最大時鐘的因素,同時給出表達式.（威盛VIA2003.11.06上海筆試試題）18、說說靜態(tài)、動態(tài)時序模擬的優(yōu)缺點.（威盛VIA2003.11.06上海筆試試題）19、一個四級的Mux,其中第二級信號為關鍵信號如何改善timing.（威盛VIA2003.11.06上海筆試試題）20、給出一個門級的圖，又給了各個門的傳

8、輸延時，問關鍵路徑是什么，還問給出輸入，使得輸出依賴于關鍵路徑,（未知）21、邏輯方面數(shù)字電路的卡諾圖化簡,時序（同步異步差異），觸發(fā)器有幾種（區(qū)別,優(yōu)點），全加器等等.（未知）22、卡諾圖寫出邏輯表達使.（威盛VIA2003.11.06上海筆試試題）23、化簡F（A,B,C,D）二(1,3,4,5,10,11,12,13,14,15)的和(威盛)24、 pleaseshowtheCMOSinverterschmatic,layoutanditscrosssectionwithP- well process. Plotits transfer curve(Vout-Vin)Andalsoexp

9、laintheoperationregionofPMOSandNMOSforeachsegmentofthetransfercurve?(威盛筆試題circuitdesign-beijing-03.11.09)25、 TodesignaCMOSinvertorwithbalanceriseandfalltime,pleasedefinetherationofchannelwidthofPMOSandNMOSandexplain?26、為什么一個標準的倒相器中P管的寬長比要比N管的寬長比大？（仕蘭微電子）筆試）27、用 mos管搭出一個二輸入與非門.（揚智電子28、pleasedrawthetr

10、ansistorlevelschematicofaemos2inputANDgateandexplainwhichinputhasfasterresponseforoutputrisingedge,（lessdelaytime）.（威筆試題 circuitdesign-beijing-03.11.09）29、畫出NOT,NAND,NOR的符號，真值表，還有transistorlevel的電路.（Infineon筆試）30>畫出CMOS的圖，畫出tow-to-onemuxgate.（威盛VIA2003.11.06上海筆試試題）31、用一個二選一mux和一個inv實現(xiàn)異或.（飛利浦-大唐筆試

11、）32、畫出Y=A*B+C的emos電路圖.（科廣試題）大唐筆試）33、用邏輯們和emos電路實現(xiàn)ab+cd,（飛利浦-34、畫出CMOS電路的晶體管級電路圖，實現(xiàn)Y=A*B+C（D+E）.（仕蘭微電子）35、利用4選1實現(xiàn)F（x,y,z）=xz+yz'.（未知）36、給一個表達式f=xxxx+xxxx+xxxxx+xxxx用最少數(shù)量的與非門實現(xiàn)（實際上就是化簡）.37、給出一個簡單的由多個NOT,NAND,NOR組成的原理圖,根據(jù)輸入波形畫出各點波形.（Infineon筆試）38、為了實現(xiàn)邏輯（AXORB）OR（CANDD）,請選用以下邏輯中的一種,并說明為什么？1)INV2)AND

12、3)OR4)NAND5)NOR6）XOR答案:NAND（未知）39、用與非門等設計全加法器.（華為）40、給出兩個門電路讓你分析異同.（華為）41、用簡單電路實現(xiàn),當A為輸入時,輸出B波形為（仕蘭微電子）42、A,B,C,D,E進行投票,多數(shù)服從少數(shù),輸出是F（也就是如果A,B,C,D,E中1的個數(shù)比0多,那么F輸出為1,否則F為0）,用與非門實現(xiàn),輸入數(shù)目沒有限制.（未知）43、用波形表示D觸發(fā)器的功能.（揚智電子筆試）44、用傳輸門和倒向器搭一個邊沿觸發(fā)器.（揚智電子筆試）45、用邏輯們畫出D觸發(fā)器.（威盛VIA2003.11.06上海筆試試題）46、畫出DFF的結構圖,用verilog實

13、現(xiàn)之.（威47、畫出一種CMOS的D鎖存器的電路圖和版圖.（未知）48、D觸發(fā)器和D鎖存器的區(qū)別.（新太硬件面試）49、簡述latch和filp-flop的異同,（未知）50、LATCH和DFF的概念和區(qū)別.（未知）51、latch與register的區(qū)別,為什么現(xiàn)在多用register.行為級描述中l(wèi)atch如何產(chǎn)生的.（南山之橋）52、用D觸發(fā)器做個二分顰的電路.又問什么是狀態(tài)圖,（華為）53、請畫出用D觸發(fā)器實現(xiàn)2倍分頻的邏輯電路？（漢王筆試）54、怎樣用D觸發(fā)器、與或非門組成二分頻電路？（東信筆試）55、Howmanyflip-flopcircuitsareneededtodivide

14、by16?（Intel）16分頻？56、用filp-flop和logic-gate設計一個1位加法器,輸入carryin和current-stage,輸出carryout和next-stage.（未知）57、用D觸發(fā)器做個4進制的計數(shù).（華為）58、實現(xiàn)N位JohnsonCounter,N=5.（南山之橋）59、用你熟悉的設計方式設計一個可預置初值的7進制循環(huán)計數(shù)器,15進制的呢？（仕蘭微電子）60、數(shù)字電路設計當然必問Verilog/VHDL,如設計計數(shù)器,（未知）61、BLOCKINGNONBLOCKING賦值的區(qū)別.（南山之橋）62、寫異步D觸發(fā)器的verilogmodule.（揚智電子

15、筆試）moduledff8(elk,reset,d,q);inputelk;inputreset;input7:0d;output7:0q;reg7:0q;always(posedgeelkorposedgereset)if(reset)elseq<=d;endmodule63、用D觸發(fā)器實現(xiàn)2倍分頻的Verilog描述?(漢王筆試)moduledivide2(elk,clk_o,reset);inputelk,reset;outputclk_o;wirein;regout;always(posedgeelkorposedgereset)if(reset)out<=0;elseou

16、t<=in;assignin=out;assignclk_o=out;endmodule64、可編程邏輯器件在現(xiàn)代電子設計中越來越重件有哪些？b)試用VHDL或VERILOG、ABLE描述8位D觸發(fā)器邏輯.(漢王筆試)PAL,PLD,CPLD,FPGA.moduledff8(elk,reset,d,q);inputelk;inputreset;inputd;outputq;regq;always(posedgeelkorposedgereset)if(reset)q<=0;elseq<=d;endmodule65、請用HDL描述四位的全加法器、5分頻電路,（仕蘭微電子）66、

17、用VERILOG或VHDL寫一段代碼,實現(xiàn)10進制計數(shù)器,（未知）67、用VERILOG或VHDL寫一段代碼,實現(xiàn)消除一個glitch.(未知)68、一個狀態(tài)機的題目用verilog實現(xiàn)（不過這個狀態(tài)機畫的實在比較差,很容易誤解的）.（威盛VIA2003.11.06上海筆試試題）69、描述一個交通信號燈的設計.（仕蘭微電子）70、畫狀態(tài)機,接受1,2,5分錢的賣報機,每份報紙5分錢.（揚智電子筆試）71、設計一個自動售貨機系統(tǒng),賣soda水的,只能投進三種硬幣,要正確的找回錢數(shù).（1）畫出fsm（有限狀態(tài)機）；（2）用verilog編程,語法要符合fpga設計的要求,（未知）72、設計一個自動

18、飲料售賣機,飲料10分錢,硬幣有5分和10分兩種,并考慮找零：（1）畫出fsm（有限狀態(tài)機）；（2）用verilog編程，語法要符合fpga設計的要求；（3）設計工程中可使用的工具及設計大致過程.（未知）73、畫出可以檢測10010串的狀態(tài)圖，并verilog實現(xiàn)之,（威盛）74、用FSM實現(xiàn)101101的序列檢測模塊.（南山之橋）a為輸入端,b為輸出端,如果a連續(xù)輸入為1101則b輸出為1,否則為0.例如a:0001100110110100100110b:0000000000100100000000請畫出statemachine;請用RTL描述其statemachine.（未知）75、用ve

19、rilog/vddl檢測stream中的特定字符串（分狀態(tài)用狀態(tài)機寫）.（飛利浦-大唐筆試）76、用verilog/vhdl寫一個fifo控制器（包括空,滿,半滿信號）,（飛利浦-大唐筆試）77、現(xiàn)有一用戶需要一種集成電路產(chǎn)品，要求該產(chǎn)品能夠實現(xiàn)如下功能:y=lnx,其中,x為4位二進制整數(shù)輸入信號.y為二進制小數(shù)輸出,要求保留兩位小數(shù).電源電壓為35V假設公司接到該項目后,交由你來負責該產(chǎn)品的設計，試討論該產(chǎn)品的設計全程.（仕蘭微電子）78、sram,falshmemory,及dram的區(qū)別？（新太硬件面試）79、給出單管DRAM的原理圖（西電版數(shù)字電子技術基礎作者楊頌華、馮毛官205頁圖9

20、T4b）,問你有什么辦法提高refreshtime,總共有5個問題,記不起來了.（降低溫度,增大電容存儲容量）（Infineon筆試）80、PleasedrawschematicofacommonSRAMcellwith6transistors,pointoutwhichnodescanstoredataandwhichnodeiswordlinecontrol?(威盛筆試題circuitdesign-beijing-03.11.09)81、名詞:sram,ssram,sdram名詞IRQ,BIOS,USB,VHDL,SDRIRQ:InterruptReQuestBIOS:BasicInput

21、OutputSystemUSB:UniversalSerialBusVHDL:VHICHardwareDescriptionLanguageSDR:SingleDataRate壓控振蕩器的英文縮寫(VCO).動態(tài)隨機存儲器的英文縮寫(DRAM).名詞解釋,無聊的外文縮寫罷了，比如PCI、ECC、DDR、interruptspipeline>IRQ,BIOS,USB,VHDL,VLSIVCO（壓控振蕩器）RAM(動態(tài)隨機存儲器)，F(xiàn)IRHRDFT(離散b.直方圖c.白平傅立葉變換)或者是中文的，比如:a.化誤差FPGA工程師面試試題011什么是Setup和Holdup時間？2什么是競爭與冒

22、險現(xiàn)象？怎樣判斷？如何消除？3路？用D觸發(fā)器實現(xiàn)2倍分頻的邏輯電4什么是線與"邏輯，要實現(xiàn)它，在硬件特性上有什么具體要求？5什么是同步邏輯和異步邏輯?6請畫出微機接口電路中，典型的輸入設備與微機接口邏輯示意圖（數(shù)據(jù)接口、控制接口、所存器/緩沖器）。7你知道那些常用邏輯電平？TTL與COMS電平可以直接互連嗎？8可編程邏輯器件在現(xiàn)代電子設計中越來越重9試用VHDL或VERILOG、ABLE描述8位D觸發(fā)器邏輯。要,請問：你所知道的可編程邏輯器件有哪些?10設想你將設計完成一個電子電路方案。請簡述用EDA軟件（如PROTEL）進行設計（包括原理圖和PCB圖）到調試出樣機的整個過程。在各環(huán)

23、節(jié)應注意哪些問題？11用邏輯門和emos電路實現(xiàn)ab+cd12用一個二選一mux和一個inv實現(xiàn)異或13給了reg的setup,hold時間，求中間組合邏輯的delay范圍。141516串171819202122232425如何解決亞穩(wěn)態(tài)用verilog/vhdl寫一個fifo控制器用verilog/vddl檢測stream中的特定字符用mos管搭出一個二輸入與非門。集成電路前段設計流程，寫出相關的工具。名詞IRQ,BIOS,USB,VHDL,SDRunix命令cp-r,rm,uname用波形表示D觸發(fā)器的功能寫異步D觸發(fā)器的verilogmoduleWhatisPCChipset?用傳輸門和

24、反向器搭一個邊沿觸發(fā)器畫狀態(tài)機，接受1,2,5分錢的賣報機，每份報紙5分錢答案1什么是Setup和Holdup時間？建立時間(SetupTime)和保持時間(Holdtime)。建立時間是指在時鐘邊沿前，數(shù)據(jù)信號需要保持不變的時間。保持時間是指時鐘跳變邊沿后數(shù)據(jù)信號需要保持不變的時間。見圖1。如果不滿足建立和保持時間的話，那么DFF將不能正確地采樣到數(shù)據(jù)，將會出現(xiàn)metastability的情況。如果數(shù)據(jù)信號在時鐘沿觸發(fā)前后持續(xù)的時間均超過建立和保持時間，那么超過量就分別被稱為建立時間裕量和保持時間裕量。圖1建立時間和保持時間示意圖2什么是競爭與冒險現(xiàn)象？怎樣判斷？如何消除？在組合邏輯中，由于

25、門的輸入信號通路中經(jīng)過了不同的延時，導致到達該門的時間不一致叫競爭。產(chǎn)生毛刺叫冒險。如果布爾式中有相反的信號則可能產(chǎn)生競爭和冒險現(xiàn)象。解決方法：一是添加布爾式的消去項，二是在芯片外部加電容。3用D觸發(fā)器實現(xiàn)2倍分頻的邏輯電路？Verilog描述：moduledivide2(elk,clk_o,reset);inputelk,reset;outputclk_o;wirein;regout;always(posedgeelkorposedgereset)if(reset)out<=0;elseout<=in;assignin=out;assignclk_o=out;endmodule圖

26、形描述:4什么是線與“邏輯，要實現(xiàn)它，在硬件特性上有什么具體要求?線與邏輯是兩個輸出信號相連可以實現(xiàn)與的功能。在硬件上，要用oc門來實現(xiàn)，由于不用OC門可能使灌電流過大，而燒壞邏輯門。同時在輸出端口應加一個上拉電阻O5什么是同步邏輯和異步邏輯？同步邏輯是時鐘之間有固定的因果關系。異步邏輯是各時鐘之間沒有固定的因果關系。6請畫出微機接口電路中，典型的輸入設備與微機接口邏輯示意圖（數(shù)據(jù)接口、控制接口、所存器/緩沖器7你知道那些常用邏輯電平？TTL與COMS電平可以直接互連嗎?12,5,3.3TTL和CMOS不可以直接互連，由于TTL是在0.3-3.6V之間，而CMOS則是有在12V的有在5V的。C

27、MOS輸出接到TTL是可以直接互連。TTL接到CMOS需要在輸出端口加一上拉電阻接到5V或者12Vo8可編程邏輯器件在現(xiàn)代電子設計中越來越重要，請問：你所知道的可編程邏輯器件有哪些?PAL,PLD,CPLD,FPGAo9試用VHDL或VERILOG、ABLE描述8位D觸發(fā)art>rm444器邏輯。moduledff8(clk,reset,d,q);input inputinput output7:07:0elk;reset;d；reg7:0q;always(posedgeelkorposedgereset)if(reset)q<=0;elseq二d;endmodule10設想你將設

28、計完成一個電子電路方案。請簡述用EDA軟件（如PR0TEL）進行設計（包括原理圖和PCB圖）到調試出樣機的整個過程。在各環(huán)節(jié)應注意哪些問題?電源的穩(wěn)定上，電容的選取上，以及布局的大小。11用邏輯門和emos電路實現(xiàn)ab+cd12用一個二選一mux和一個inv實現(xiàn)異或13給了reg的setup,hold時間，求中間組合邏輯的delay范圍。Delay<period-setup-hold14如何解決亞穩(wěn)態(tài)亞穩(wěn)態(tài)是指觸發(fā)器無法在某個規(guī)定時間段內達到一個可確認的狀態(tài)。當一個觸發(fā)器進入亞穩(wěn)態(tài)時，既無法預測該單元的輸出電平，也無法預測何時輸出才能穩(wěn)定在某個正確的電平上。在這個穩(wěn)定期間，觸發(fā)器輸出一些

29、中間級電平，或者可能處于振蕩狀態(tài)，并且這種無用的輸出電平可以沿信號通道上的各個觸發(fā)器級聯(lián)式傳播下去。15用verilog/vhdl寫一個fifo控制器包括空，滿，半滿信號。16用verilog/vddl檢測stream中的特定字符串分狀態(tài)用狀態(tài)機寫。17 用 mos管搭出一個二輸入與非門。18集成電路前段設計流程，寫出相關的工具。19名詞IRQ,BIOS,USB,VHDL,SDRIRQ:InterruptReQuestBIOS:BasicInputOutputSystemUSB:UniversalSerialBusVHDL:VHICHardwareDescriptionLanguageSDR:

30、SingleDataRate20unix命令cp-r,rm,uname21用波形表示D觸發(fā)器的功能22寫異步D觸發(fā)器的verilogmodulemoduledff8(elk,reset,d,q);inputelk;inputreset;inputd;outputq;regq;always(posedgeelkorposedgereset)if(reset)q<=0;elseq<=d;endmodule23WhatisPCChipset?芯片組（Chipset）是主板的核心組成部分，按照在主板上的排列位置的不同，通常分為北橋芯片和南橋芯片。北橋芯片提供對CPU的類型和主頻、內存的類型

31、和最大容量、ISA/PCI/AGP插槽、ECC糾錯等支持。南橋芯片則提供對KBC（鍵盤控制器）、RTC（實時時鐘控制器）、USB（通用串行總線）、UltraDMA/33（66）EIDE數(shù)據(jù)傳輸方式和ACPI（高級能源管理）等的支持。其中北橋芯片起著主導性的作用，也稱為主橋（HostBridge）o除了最通用的南北橋結構外，目前芯片組正向更高級的加速集線架構發(fā)展，Intel的8xx系列芯片組就是這類芯片組的代表，它將一些子系統(tǒng)如IDE接口、音效、MODEM和USB直接接入主芯片，能夠提供比PCI總線寬一倍的帶寬，達到了266MB/so24用傳輸門和反向器搭一個邊沿觸發(fā)器25畫狀態(tài)機，接受1,2,

32、5分錢的賣報機，每份報紙5分錢FPGA工程師面試試題02這段時間去面試了幾家公司，發(fā)現(xiàn)比較大的公司相對于重視基礎問題。這里邊又有幾個問題特別的突出。他們是：同步時鐘設計、亞穩(wěn)態(tài)、異步FIFOo可以說，這些個問題要是弄清楚了，就至少滿足了技術方面1/3的要求，另外的2/3是什么，我就說不清楚了。又有人發(fā)了競爭冒險毛刺的問題，不過，對于采用同步設計方法的系統(tǒng),這些問題一般不會遇到。下面就談談我對這些問題的看法，要是你覺得看這些東西覺得類似一堆狗屎，那么恭喜你，你面試成功的機會增加了1/3；要是你你覺得阿，什么樣的牛人拉了一堆牛屎，那么不好意思，還是再去補補課把。這里推薦一本數(shù)字設計一一原理和實踐（

33、JohnF. Wakerly）的書,仔細看一遍吧。同步時鐘設計簡單說就是一個系統(tǒng)中（或系統(tǒng)中的一部分）都采用同一個時鐘觸發(fā)。系統(tǒng)中的（D）觸發(fā)器全部都連接到一個時鐘，而且只控制觸發(fā)器的同步端（輸入，同步置位，同步復位）。這樣的系統(tǒng)是相對于異步系統(tǒng)而言的，異步系統(tǒng)并不是不同的觸發(fā)器時鐘端連接到不同的時鐘信號的系統(tǒng)（一般的這樣叫做跨時鐘系統(tǒng)，是相對幾個較小的同步系統(tǒng)的組合），而是更本沒有了時鐘的概念，依靠和觸發(fā)器構造一樣的反饋電路組成。相對于異步系統(tǒng)，同步系統(tǒng)更好設計（異步設計則象一個魔術，類似于匯編和高級語言的關系），更容易進行時序分析（為什么要用D觸發(fā)器而不用D鎖存器）在這里組合邏輯的競爭冒險

34、毛刺問題都不存在了。應該說，同步系統(tǒng)最大的問題在于時鐘的偏斜（skew）。同步時鐘系統(tǒng)也存在一些涉及的技巧，這些技巧一般圍繞著降低關鍵路徑的延時和時間和空間的平衡。這些都是平衡的藝術（了解了基本的部件之后，剩下的工作就是一個字”平衡），這里邊的方法就太具體，而且本人也知道得不多，不敢亂說了。不過，只要你用過一種方法，就可以體會到其中的精神了。亞穩(wěn)態(tài)這是跨時鐘設計中最基礎的一個問題（宏觀的問題是FIFO）,按照我的觀察，上論壇問問題多的一般不明白這個，請一定要注意了。什么是亞穩(wěn)態(tài)？數(shù)字電路中的簡單雙穩(wěn)態(tài)電路就是兩個反相器首尾相連組成（加一些控制邏輯變成了鎖存器，觸發(fā)器），然而并不像名字顯示的,兩

35、個反相器都處于中間值得情況一一這稱之為亞穩(wěn)態(tài)。我們知道反相器在非邏輯值范圍的反饋系數(shù)是相當大的，一旦因為干擾或者噪音離開了這個中心點，就會很快地進入邏輯值范圍（穩(wěn)態(tài)）。數(shù)學分析，從亞穩(wěn)態(tài)進入穩(wěn)態(tài)，正如放射元素的衰變，是一個指數(shù)的規(guī)律（為什么是指數(shù)的規(guī)律？你要是想不明白，說明你還沒有搞明白亞穩(wěn)態(tài)）。那么，亞穩(wěn)態(tài)的危害到底是什么呢？消耗功率;），其實不是（雖然亞穩(wěn)態(tài)消耗很大的功率），亞穩(wěn)態(tài)的問題在于其電平并不處于有效邏輯電平范圍內，而且在變化。這就導致與其相連其他數(shù)字部件將其作出不同的判斷（注意，不同），有的作為'1',有的作為'o',有的也進入了這種電路其實還有第

36、三種半穩(wěn)定態(tài)就是當亞穩(wěn)態(tài)，數(shù)字部件就會邏輯混亂。那么究竟如何避免（或者減小）亞穩(wěn)態(tài)的危險呢？注意到亞穩(wěn)態(tài)的觸發(fā)器繼續(xù)停留在亞穩(wěn)態(tài)的幾率按照指數(shù)減少，那么辦法就是等一一等足夠長的時間,直到這個幾率變得小的實際上不會發(fā)生。到底需要有多長呢？有的廠商有一個數(shù)據(jù)，有的沒有，按照普通的做法，至少等一個時鐘周期這也就是所謂的異步數(shù)據(jù)要用兩個觸發(fā)器打一下。這一段有點糊涂，不容易說明白，你看了要是覺得云里霧里，不知所云，那們你只有找一本書學習了；要是覺得作者表達不清，那么恭喜你，面試通過了的幾率增加了。關于這個問題有很多糊涂的認識，要是你的主考官和你爭論，你就順著他的意思，畢竟沒有人想找一個管教不了的手下。異

37、步FIFO異步FIFO是跨時鐘域設計方法的集中體現(xiàn)，體現(xiàn)了很多的方法。不過，其中最重要的有兩點，一個就是亞穩(wěn)態(tài)，一個就是和亞穩(wěn)態(tài)時鐘傳遞。具體地說，就是當你把一組信號傳遞到另外一個時鐘域的話，這一組信號可能因為延遲不同，這樣到達新時鐘域之后，得到的數(shù)據(jù)相差一個老時鐘域的時鐘周期。興好，對于FIFO,類似但不相同的多個控制/狀態(tài)信號的跨需要傳遞的是一個計數(shù)器，這個計數(shù)器可以編碼成格雷碼（graycode）,這樣的編碼每次只變化一個位，正好解決了上面的問題（要是沒有畫過圖，最好畫一個圖看一下）。真不清楚這是怎么發(fā)明的！注意，這里其實還對格雷碼的相對延遲和相關的時鐘周期有一個要求。這就是異步FIFO

38、中最關鍵的一點，至于指針如何控制，稍微考慮一下都很容易清楚。需要注意的事，這些東西不是用嘴能說清楚的，最好畫一個示意圖，不要因為沒有說清楚，讓主考官覺得你沒有清楚。當然，除此之外還有很多很多的東西。比如組合邏輯的設計技巧，俺就沒有研究。比如高速布線信號完整性問題，俺也不敢多說。至于整個系統(tǒng)的設計思想，更不敢妄語。不過如果只要你有一個問題了解到了相當?shù)纳疃?，相信你很容易搞清楚其他問題。FPGA工程師面試試題034個FPGA工程師面試題目（經(jīng)歷）FPGA與CPLD內部結構區(qū)別？CPLD以altraMAX7000這種PLD為例，可分為三塊結構:宏單元(Marocell),可編程連線(PIA)和I/O

39、控制塊。宏單元是PLD的基本結構，由它來實現(xiàn)基本的邏輯功能?？删幊踢B線負責信號傳遞，連接所有的宏單元。I/O控制塊負責輸入輸出的電氣特性控制，比如可以設定集電極開路輸出，擺率控制，三態(tài)輸出等。這種基于乘積項(實際就是與或陣列)的PLD基本都是由EEPROM和Flash工藝制造的，一上電就可以工作，無需其他芯片配合。布線方式是全局的，所以延時可預測。CPLD適合做邏輯設計。FPGAFPGA基于LUT,LUT本質上就是一個RAM,每一個LUT可以看成一個有4位地址線的16x1的RAMo這也是為什么FPGA需要外接一個rom來上電配置。以xilinx的Spartan-II為例，主要包括CLBs,I/O塊，RAM塊和可編程連線。在spartan-II中，一個CLB包括2個Slices,每個slices包括兩個LUT,兩個觸發(fā)器和相關邏輯。Slices可以看成是Spartanll實現(xiàn)邏輯的最基本結構。FPGA的制造工藝確定了FPGA芯片中包含的LUT和觸發(fā)器的數(shù)量非常多，往往都是幾千上萬，PLD一般只能做到512個邏輯單元，而且如果用芯片價格除以邏輯單元數(shù)量，F(xiàn)PGA的平均邏輯單元成本大大低于PLD。所以如果