數(shù)字電子技術(shù)基礎(chǔ) ch09-4)

1、9.4 現(xiàn)場可編程門陣列現(xiàn)場可編程門陣列(FPGA) 9.4.1 FPGA實(shí)現(xiàn)邏輯功能的基本原理實(shí)現(xiàn)邏輯功能的基本原理9.4.2 FPGA的一般結(jié)構(gòu)的一般結(jié)構(gòu)9.4.3 基于查找表（基于查找表（LUT）的邏輯塊）的邏輯塊9.4.4 可編程布線資源可編程布線資源9.4.5 I/O塊塊9.4 現(xiàn)場可編程門陣列現(xiàn)場可編程門陣列(FPGA) CPLD用可編程用可編程“與與-或或”陣列（乘積項(xiàng)技術(shù)）實(shí)現(xiàn)邏輯陣列（乘積項(xiàng)技術(shù)）實(shí)現(xiàn)邏輯函數(shù)。函數(shù)。編程編程基于基于E2PROM或快閃存儲(chǔ)器?；蚩扉W存儲(chǔ)器。 FPGA是用查找表是用查找表(Look-Up Table，LUT)實(shí)現(xiàn)邏輯函數(shù)。實(shí)現(xiàn)邏輯函數(shù)。復(fù)雜函數(shù)使

2、用眾多的復(fù)雜函數(shù)使用眾多的LUT和觸發(fā)器實(shí)現(xiàn)。和觸發(fā)器實(shí)現(xiàn)。 首先自動(dòng)計(jì)算邏輯電路所有可能的結(jié)果，并把結(jié)果事先寫入首先自動(dòng)計(jì)算邏輯電路所有可能的結(jié)果，并把結(jié)果事先寫入RAM, 這這樣，每輸入一個(gè)信號(hào)進(jìn)行邏輯運(yùn)算就等于輸入一個(gè)樣，每輸入一個(gè)信號(hào)進(jìn)行邏輯運(yùn)算就等于輸入一個(gè)地址地址進(jìn)行進(jìn)行查表查表，找出地址對(duì)應(yīng)的內(nèi)容，然后輸出即可找出地址對(duì)應(yīng)的內(nèi)容，然后輸出即可 。 編程編程基于基于SRAM。 一般將采用一般將采用乘積項(xiàng)技術(shù)乘積項(xiàng)技術(shù)的稱的稱CPLD。采用。采用LUT技術(shù)的稱技術(shù)的稱為為FPGA。 1 0 1 1 Y=L S0 S1 01 10 11 A B 2 輸入輸入 LUT 簡化圖簡化圖 9.

3、4.1 FPGA實(shí)現(xiàn)邏輯功能的基本原理實(shí)現(xiàn)邏輯功能的基本原理 LUT是是FPGA實(shí)現(xiàn)邏輯函數(shù)的基本單元。實(shí)現(xiàn)邏輯函數(shù)的基本單元。2輸入輸入LUT可由可由2選選1數(shù)據(jù)選擇器構(gòu)成，它可以實(shí)現(xiàn)任意數(shù)據(jù)選擇器構(gòu)成，它可以實(shí)現(xiàn)任意2變量組合邏輯函數(shù)。變量組合邏輯函數(shù)。 LUT 由數(shù)據(jù)選擇器和由數(shù)據(jù)選擇器和SRAM存儲(chǔ)單元構(gòu)成。數(shù)據(jù)選擇器的選存儲(chǔ)單元構(gòu)成。數(shù)據(jù)選擇器的選擇端就是擇端就是LUT的輸入，數(shù)據(jù)選擇器的輸出端就是的輸入，數(shù)據(jù)選擇器的輸出端就是LUT的輸出。的輸出。 1 A B 1 0 1 L 0 1 0 1 0 1 2輸輸入入LUT 某函數(shù)某函數(shù) L 的真值表的真值表 A B L 0 0 1 0

4、1 0 1 0 1 1 1 1 1 0 1 1 Y=L S0 S1 01 10 11 A B 實(shí)現(xiàn)實(shí)現(xiàn) L 的的 LUT 編程編程 M0 M1 M2 M3 00 Y S0 S1 01 10 11 2 輸入 LUT 9.4.1 FPGA實(shí)現(xiàn)邏輯功能的基本原理實(shí)現(xiàn)邏輯功能的基本原理2輸入輸入LUT可實(shí)現(xiàn)任意可實(shí)現(xiàn)任意2變量組合邏輯函數(shù)。變量組合邏輯函數(shù)。4個(gè)個(gè)SRAM存儲(chǔ)單元存儲(chǔ)單元 目前目前FPGA中的中的LUT大多是大多是45個(gè)輸入，個(gè)輸入，1個(gè)輸出。當(dāng)變量個(gè)輸出。當(dāng)變量數(shù)超過一個(gè)數(shù)超過一個(gè)LUT的輸入數(shù)時(shí)，需要將多個(gè)的輸入數(shù)時(shí)，需要將多個(gè)LUT擴(kuò)展使用。擴(kuò)展使用。 LUT擴(kuò)展擴(kuò)展-用用2輸入

5、輸入LUT實(shí)現(xiàn)函數(shù)實(shí)現(xiàn)函數(shù)21FFCBABF A B F1 0 0 0 0 1 0 1 0 0 1 1 1 B C F2 0 0 0 0 1 1 1 0 0 1 1 0 F1 F2 F 0 0 0 0 1 1 1 0 1 1 1 1 函數(shù) F 的真值表 B C 0 1 0 0 F2 F1 F2 0 1 1 1 F B A C F A B 0 0 0 1 F1 已編程 FPGA 的一部分 F1=ABF2=BCF=F1+F2 在在LUT的基礎(chǔ)上增加觸發(fā)器便可實(shí)現(xiàn)時(shí)序電路。的基礎(chǔ)上增加觸發(fā)器便可實(shí)現(xiàn)時(shí)序電路。9.4.2 FPGA結(jié)構(gòu)簡介結(jié)構(gòu)簡介 FPGA包括：可編程邏輯塊、可編程互聯(lián)開關(guān)、可編程包括

6、：可編程邏輯塊、可編程互聯(lián)開關(guān)、可編程I/O模塊。模塊。 I/O 塊 I/O 塊 I/O塊 I/O塊 邏輯塊邏輯塊互聯(lián)互聯(lián)開關(guān)開關(guān)I/O9.4.3 基于查找表（基于查找表（LUT）的邏輯塊）的邏輯塊4輸入輸入LUTD觸發(fā)器觸發(fā)器可編程數(shù)據(jù)可編程數(shù)據(jù)選擇器選擇器圖圖9.4.7 FLEX 10K的的LE結(jié)構(gòu)示意圖結(jié)構(gòu)示意圖 9.4.4 可編程布線資源可編程布線資源 FPGA中有多種布線資源，包括局部布線資源、通用布線資源、中有多種布線資源，包括局部布線資源、通用布線資源、I/O布線布線資源、專用布線資源和全局布線資源等，它們分別承擔(dān)了不同的連線任務(wù)。資源、專用布線資源和全局布線資源等，它們分別承擔(dān)

7、了不同的連線任務(wù)。 I/O單元單元行互連線行互連線列互連線列互連線進(jìn)位級(jí)聯(lián)鏈進(jìn)位級(jí)聯(lián)鏈快速連線快速連線（FastTrack）每個(gè)每個(gè)LAB內(nèi)部有內(nèi)部有局部互連線局部互連線9.4.4 可編程布線資源可編程布線資源Altera公司將貫穿整個(gè)器件的一系列水平連線（或稱行連線、行通道）和垂公司將貫穿整個(gè)器件的一系列水平連線（或稱行連線、行通道）和垂直連線（或稱列連線、列通道）稱為直連線（或稱列連線、列通道）稱為快速通道快速通道（Fast Track）。）。9.4.4 I/O塊塊輸出輸出將引腳編程為輸入、輸出和雙向功能。將引腳編程為輸入、輸出和雙向功能。控制控制輸入輸入CPLD與與FPGA的區(qū)別的區(qū)別C

8、PLDFPGA內(nèi)部結(jié)構(gòu)內(nèi)部結(jié)構(gòu)ProducttermLookup Table程序存儲(chǔ)程序存儲(chǔ)內(nèi)部內(nèi)部E2PROMSRAM，外掛，外掛E2PROM資源類型資源類型組合電路資源豐富組合電路資源豐富觸發(fā)器資源豐富觸發(fā)器資源豐富集成度集成度低低高高使用場合使用場合完成控制邏輯完成控制邏輯能完成比較復(fù)雜的算法能完成比較復(fù)雜的算法速度速度快快慢慢其他資源其他資源EAB，鎖相環(huán)，鎖相環(huán)保密性保密性可加密可加密一般不能保密一般不能保密CPLD采用采用CMOS E2PROM工藝制造，編程后，即工藝制造，編程后，即使切斷電源，其邏輯也不會(huì)消失，且可以在系統(tǒng)編使切斷電源，其邏輯也不會(huì)消失，且可以在系統(tǒng)編程（程（ISP特性）。特性）。FPGA的的LUT由數(shù)據(jù)選擇器和由數(shù)據(jù)選擇器和SRAM構(gòu)成，切斷電構(gòu)成，切斷電源后，其邏