第一講數(shù)字系統(tǒng)與FPGA設(shè)計(jì)概述

1、第一講第一講 數(shù)字系統(tǒng)與數(shù)字系統(tǒng)與FPGAFPGA設(shè)計(jì)設(shè)計(jì)概述概述 西安郵電學(xué)院通信工程系數(shù)字系統(tǒng)設(shè)計(jì)與數(shù)字系統(tǒng)設(shè)計(jì)與FPGA應(yīng)用應(yīng)用主講教師：黃慶東西安郵電學(xué)院通信工程系第一講第一講 數(shù)字系統(tǒng)與數(shù)字系統(tǒng)與FPGAFPGA設(shè)計(jì)設(shè)計(jì)概述概述 西安郵電學(xué)院通信工程系第第 一講一講 數(shù)字系統(tǒng)與數(shù)字系統(tǒng)與FPGA設(shè)計(jì)概述設(shè)計(jì)概述 內(nèi)容：v 數(shù)字系統(tǒng)概述v 數(shù)字邏輯設(shè)計(jì)基礎(chǔ)器件和概念v 可編程邏輯器件概述v 可編程邏輯器件中的IP核概述v 數(shù)字系統(tǒng)設(shè)計(jì)方法v FPGA設(shè)計(jì)流程第一講第一講 數(shù)字系統(tǒng)與數(shù)字系統(tǒng)與FPGAFPGA設(shè)計(jì)設(shè)計(jì)概述概述 西安郵電學(xué)院通信工程系數(shù)字系統(tǒng)概述數(shù)字系統(tǒng)概述v 常見數(shù)字系統(tǒng)

2、：微處理機(jī)系統(tǒng)、數(shù)字信號處理系統(tǒng)、常見數(shù)字系統(tǒng)：微處理機(jī)系統(tǒng)、數(shù)字信號處理系統(tǒng)、數(shù)字通信系統(tǒng)、數(shù)字編解碼和加解密電路、數(shù)字多功數(shù)字通信系統(tǒng)、數(shù)字編解碼和加解密電路、數(shù)字多功能智能接口等。目前數(shù)字系統(tǒng)單片等效邏輯門總數(shù)達(dá)能智能接口等。目前數(shù)字系統(tǒng)單片等效邏輯門總數(shù)達(dá)到幾百甚至幾千萬門的已較常見。到幾百甚至幾千萬門的已較常見。存儲器v數(shù)字系統(tǒng)的組成數(shù)字系統(tǒng)的組成: :數(shù)字系統(tǒng)通常由輸入電路、輸出電路、控制電路、數(shù)字處理電路和存儲器組成 ?？刂齐娐窋?shù)字處理電路輸入電路輸出電路第一講第一講 數(shù)字系統(tǒng)與數(shù)字系統(tǒng)與FPGAFPGA設(shè)計(jì)設(shè)計(jì)概述概述 西安郵電學(xué)院通信工程系數(shù)字系統(tǒng)實(shí)現(xiàn)方法數(shù)字系統(tǒng)實(shí)現(xiàn)方法v

3、通用集成電路。通用集成電路。 如：如：74 系列系列 ,4000系列等，電路體積系列等，電路體積大、重量大、功耗大、可靠性低。大、重量大、功耗大、可靠性低。(70、80年代主流）年代主流） v 專用集成電路專用集成電路ASIC(Application Specific Integrated Circuits)，如：，如：Modem , MP3 decoder等。（等。（90年代盛年代盛行，現(xiàn)在大規(guī)模產(chǎn)品中繼續(xù)使用）行，現(xiàn)在大規(guī)模產(chǎn)品中繼續(xù)使用）v 可編程邏輯陣列（可編程邏輯陣列（ Programmable Logic Device）。如：）。如：Xilinx的的spartan系列，系列，Alt

4、era的的Cyclone系列。系列。 （現(xiàn)在（現(xiàn)在逐步蠶食逐步蠶食ASIC的低端市場，并將成為一種主流方法）的低端市場，并將成為一種主流方法）v 通用微處理器、通用微處理器、DSP 。如。如 8051單片機(jī)、單片機(jī)、ARM32位位MCU，TMS320C5x系列系列DSP等。等。 （80年代，現(xiàn)在仍為年代，現(xiàn)在仍為一種主流方法）一種主流方法）v 混合使用各種器件，發(fā)揮各自的優(yōu)勢。（發(fā)展趨勢）混合使用各種器件，發(fā)揮各自的優(yōu)勢。（發(fā)展趨勢）第一講第一講 數(shù)字系統(tǒng)與數(shù)字系統(tǒng)與FPGAFPGA設(shè)計(jì)設(shè)計(jì)概述概述 西安郵電學(xué)院通信工程系 數(shù)字邏輯設(shè)計(jì)基礎(chǔ)器件和概念數(shù)字邏輯設(shè)計(jì)基礎(chǔ)器件和概念1 單元與層次單元

5、與層次 v 在數(shù)字邏輯設(shè)計(jì)中， 一般采用基本構(gòu)造模塊來組成數(shù)字系統(tǒng)。 通常將這種基本構(gòu)造模塊（無論簡單還是復(fù)雜）稱作單元（cell）。v 基本單元是系統(tǒng)的基本構(gòu)成模塊。 通過對基本單元進(jìn)行組合, 可以構(gòu)成較大、 較復(fù)雜的A、 B、 C單元， 而A、 B、 C單元進(jìn)一步用于構(gòu)成更大的X單元和Y單元。這種設(shè)計(jì)方式可稱作層次設(shè)計(jì)方法。 第一講第一講 數(shù)字系統(tǒng)與數(shù)字系統(tǒng)與FPGAFPGA設(shè)計(jì)設(shè)計(jì)概述概述 西安郵電學(xué)院通信工程系圖 2-1 層次設(shè)計(jì)的級別 第一講第一講 數(shù)字系統(tǒng)與數(shù)字系統(tǒng)與FPGAFPGA設(shè)計(jì)設(shè)計(jì)概述概述 西安郵電學(xué)院通信工程系 2 基本邏輯電路基本邏輯電路 任何復(fù)雜的數(shù)字系統(tǒng)從原理上而

6、言， 最終都可以分解成基本的邏輯門和存儲器元件。 1） 邏輯門邏輯門 邏輯門是設(shè)計(jì)數(shù)字系統(tǒng)的基礎(chǔ)。 最基本的邏輯門有與門、 或門、 非門三種， 由此導(dǎo)出的邏輯門有與非門、 或非門、 異或門等， 如與非門是由與門和非門結(jié)合起來的邏輯門， 或非門是由或門和非門結(jié)合起來的邏輯門。在輸入輸出和總線設(shè)計(jì)中還常用到三態(tài)門。 常用邏輯門的邏輯符號及真值表如圖 所示。第一講第一講 數(shù)字系統(tǒng)與數(shù)字系統(tǒng)與FPGAFPGA設(shè)計(jì)設(shè)計(jì)概述概述 西安郵電學(xué)院通信工程系圖 2-2 常用門的表示 與 門：AB00110101A B0001ABA B或 門：AB00110101AB0111ABAB非 門：AA0110AA與非門

7、：AB001101011110AB或非門：AB001101011000ABA BA BBA +BA +三態(tài)門：AAS0011100 B01ZZBS1第一講第一講 數(shù)字系統(tǒng)與數(shù)字系統(tǒng)與FPGAFPGA設(shè)計(jì)設(shè)計(jì)概述概述 西安郵電學(xué)院通信工程系邏輯門相關(guān)基本概念邏輯門相關(guān)基本概念v 四值邏輯：邏輯值1、 邏輯值0、未知值X 、高阻值Z。v 邏輯器件延時(shí)：0=1 上升延時(shí)， 1=0 下降延時(shí)， 0、1、x=Z 關(guān)斷延時(shí)。慣性延時(shí)。v 邏輯路徑延時(shí)：邏輯器件間互連線的延時(shí)。傳輸延時(shí)。v 邏輯器件扇出：定義邏輯器件輸出連接的負(fù)載數(shù)目為扇出。如一個(gè)非門的輸出連接了三個(gè)邏輯門的輸入，則稱該非門的扇出為3。扇出

8、越大，負(fù)載越大，等效傳輸延時(shí)越大。v 邏輯器件負(fù)載模型： CMOS邏輯器件的負(fù)載可等效為RC電路，負(fù)載越多，電容越大。第一講第一講 數(shù)字系統(tǒng)與數(shù)字系統(tǒng)與FPGAFPGA設(shè)計(jì)設(shè)計(jì)概述概述 西安郵電學(xué)院通信工程系 2） 觸發(fā)器觸發(fā)器 v 我們把具有存儲記憶一位二值信號功能的基本單元電路稱為觸發(fā)器。v 根據(jù)觸發(fā)器電路結(jié)構(gòu)和功能的不同， 可以分為RS觸發(fā)器、 JK觸發(fā)器、 D觸發(fā)器、 T觸發(fā)器和T觸發(fā)器等v 在目前的數(shù)字系統(tǒng)同步電路設(shè)計(jì)中，一般只使用D觸發(fā)器。 v 在異步電路設(shè)計(jì)中用到RS觸發(fā)器和其它觸發(fā)器。第一講第一講 數(shù)字系統(tǒng)與數(shù)字系統(tǒng)與FPGAFPGA設(shè)計(jì)設(shè)計(jì)概述概述 西安郵電學(xué)院通信工程系v(

9、a) 符號； (b) 功能特點(diǎn) ；(c)建立、保持時(shí)間v“建立時(shí)間”定義為在時(shí)鐘跳變前數(shù)據(jù)必須保持穩(wěn)定（無跳變）的時(shí)間。 “保持時(shí)間” 定義為在時(shí)鐘跳變后數(shù)據(jù)必須保持穩(wěn)定的時(shí)間。D觸發(fā)器觸發(fā)器D(t)DDQQQ(t)(Q tCLK(a)(b)011D(t)Q(t T )0Q(t T )D(t)DCLK建立時(shí)間保持時(shí)間(c)Clear第一講第一講 數(shù)字系統(tǒng)與數(shù)字系統(tǒng)與FPGAFPGA設(shè)計(jì)設(shè)計(jì)概述概述 西安郵電學(xué)院通信工程系D觸發(fā)器的亞穩(wěn)態(tài)觸發(fā)器的亞穩(wěn)態(tài)(metastability)概念概念v 當(dāng)某個(gè)異步信號被送入一個(gè)同步觸發(fā)器時(shí)，就可能發(fā)生亞穩(wěn)態(tài)現(xiàn)象。如圖所示，當(dāng)輸入D與時(shí)鐘CLK1同時(shí)在亞穩(wěn)態(tài)

10、時(shí)間窗內(nèi)翻轉(zhuǎn)時(shí)，D觸發(fā)器的輸出可能出現(xiàn)一種不是1，也不是0的不確定中間狀態(tài)，并可能維持一段時(shí)間，稱亞穩(wěn)態(tài)。DQCLK1異步輸入輸出CLK1DQ亞穩(wěn)態(tài)亞穩(wěn)態(tài)時(shí)間窗第一講第一講 數(shù)字系統(tǒng)與數(shù)字系統(tǒng)與FPGAFPGA設(shè)計(jì)設(shè)計(jì)概述概述 西安郵電學(xué)院通信工程系D觸發(fā)器的亞穩(wěn)態(tài)特性觸發(fā)器的亞穩(wěn)態(tài)特性v 亞穩(wěn)態(tài)是觸發(fā)器的固有特性，不可能消除，只能盡量減小亞穩(wěn)態(tài)的持續(xù)時(shí)間。一般器件供應(yīng)商會提供MTBF （mean time between failures)和tMET數(shù)據(jù)供設(shè)計(jì)參考。v MTBF：兩次亞穩(wěn)態(tài)出現(xiàn)的統(tǒng)計(jì)平均間隔時(shí)間。v tMET：亞穩(wěn)態(tài)持續(xù)的統(tǒng)計(jì)平均時(shí)間。 v 祥見AN042：ALTERA器件的

11、亞穩(wěn)態(tài)問題v 設(shè)計(jì)中盡量避免出現(xiàn)亞穩(wěn)態(tài)問題，采用同步設(shè)計(jì)是目前最好的辦法。在異步電路與同步電路接口處常用同步器處理，在異步電路設(shè)計(jì)中要專門處理。第一講第一講 數(shù)字系統(tǒng)與數(shù)字系統(tǒng)與FPGAFPGA設(shè)計(jì)設(shè)計(jì)概述概述 西安郵電學(xué)院通信工程系D觸發(fā)器的亞穩(wěn)態(tài)參數(shù)觸發(fā)器的亞穩(wěn)態(tài)參數(shù)MTBF：兩次亞穩(wěn)態(tài)出現(xiàn)的統(tǒng)計(jì)平均間隔時(shí)間tMET：亞穩(wěn)態(tài)持續(xù)的統(tǒng)計(jì)平均時(shí)間。常用異步信號與同步電路接口的同步器電路第一講第一講 數(shù)字系統(tǒng)與數(shù)字系統(tǒng)與FPGAFPGA設(shè)計(jì)設(shè)計(jì)概述概述 西安郵電學(xué)院通信工程系可編程邏輯實(shí)驗(yàn)數(shù)字系統(tǒng)可編程邏輯實(shí)驗(yàn)數(shù)字系統(tǒng)第一講第一講 數(shù)字系統(tǒng)與數(shù)字系統(tǒng)與FPGAFPGA設(shè)計(jì)設(shè)計(jì)概述概述 西安郵電學(xué)

12、院通信工程系v 當(dāng)今社會是數(shù)字化社會， 數(shù)字集成電路應(yīng)用非常廣泛， 其發(fā)展從電子管、 晶體管、SSI、 MSI、 LSI、VLSI到ULSI， 其規(guī)模幾乎平均每18個(gè)月翻一番（摩爾定律）。v ASIC 是專門為某一應(yīng)用領(lǐng)域或某一專門用戶需要而設(shè)計(jì)制造的集成電路。特點(diǎn)：量產(chǎn)成本低，但開發(fā)周期長，投入大，風(fēng)險(xiǎn)大，特別是到0.18微米后，投片費(fèi)大增。v 可編程邏輯器件PLD（Programmable Logic Device）是從可編程邏輯陣列和ASIC中發(fā)展出來的新器件。特點(diǎn)：開發(fā)周期短，設(shè)計(jì)修改靈活，無投片費(fèi)，量產(chǎn)成本較高?？删幊踢壿嬈骷删幊踢壿嬈骷陌l(fā)展概況的發(fā)展概況第一講第一講 數(shù)字系統(tǒng)與

13、數(shù)字系統(tǒng)與FPGAFPGA設(shè)計(jì)設(shè)計(jì)概述概述 西安郵電學(xué)院通信工程系A(chǔ)SICASIC的分類的分類PROMEPROMEEPROMPLAPALGALFPGACPLD簡單低密度PLD復(fù)雜高密度 PLD門陣列標(biāo)準(zhǔn)單元PLD半定制全定制線性陣列模擬標(biāo)準(zhǔn)單元數(shù)字 ASIC模擬 ASICASIC第一講第一講 數(shù)字系統(tǒng)與數(shù)字系統(tǒng)與FPGAFPGA設(shè)計(jì)設(shè)計(jì)概述概述 西安郵電學(xué)院通信工程系標(biāo)準(zhǔn)單元標(biāo)準(zhǔn)單元ASIC第一講第一講 數(shù)字系統(tǒng)與數(shù)字系統(tǒng)與FPGAFPGA設(shè)計(jì)設(shè)計(jì)概述概述 西安郵電學(xué)院通信工程系門陣列門陣列ASICASIC第一講第一講 數(shù)字系統(tǒng)與數(shù)字系統(tǒng)與FPGAFPGA設(shè)計(jì)設(shè)計(jì)概述概述 西安郵電學(xué)院通信工程

14、系可編程邏輯器件（可編程邏輯器件（PLDPLD）第一講第一講 數(shù)字系統(tǒng)與數(shù)字系統(tǒng)與FPGAFPGA設(shè)計(jì)設(shè)計(jì)概述概述 西安郵電學(xué)院通信工程系可編程門陣列可編程門陣列FPGAFPGA（Field programmable gate arrayField programmable gate array）第一講第一講 數(shù)字系統(tǒng)與數(shù)字系統(tǒng)與FPGAFPGA設(shè)計(jì)設(shè)計(jì)概述概述 西安郵電學(xué)院通信工程系可編程邏輯器件的分類可編程邏輯器件的分類從用戶可編程角度分類：PLD簡單PLDPROM（可編程只讀存儲器，70年代）PLA（可編程邏輯陣列，70年代中）PAL（可編程陣列邏輯，70年代末）GAL（通用陣列邏輯，8

15、0年代中）復(fù)雜PLDCPLDFPGA第一講第一講 數(shù)字系統(tǒng)與數(shù)字系統(tǒng)與FPGAFPGA設(shè)計(jì)設(shè)計(jì)概述概述 西安郵電學(xué)院通信工程系 可編程邏輯器件的基本結(jié)構(gòu)可編程邏輯器件的基本結(jié)構(gòu) 1任何組合函數(shù)都可表示為任何組合函數(shù)都可表示為與與或或表達(dá)式：表達(dá)式：BCDBAF+用兩級與用兩級與或電路實(shí)現(xiàn)或電路實(shí)現(xiàn)v由由“與門陣列與門陣列”和和“或門陣列或門陣列”加上輸入輸出電路構(gòu)成加上輸入輸出電路構(gòu)成 與與 門門陣陣 列列或或 門門陣陣 列列反饋輸入信號反饋輸入信號互補(bǔ)互補(bǔ)輸入輸入 乘積項(xiàng)乘積項(xiàng)和和 項(xiàng)項(xiàng)輸輸 入入電電 路路輸入輸入信號信號輸輸 出出電電 路路輸出輸出函數(shù)函數(shù) 第一講第一講 數(shù)字系統(tǒng)與數(shù)字系統(tǒng)

16、與FPGAFPGA設(shè)計(jì)設(shè)計(jì)概述概述 西安郵電學(xué)院通信工程系PROMPROM陣列結(jié)構(gòu)圖陣列結(jié)構(gòu)圖 I2I1I0Q0Q1Q2或門陣列（可編程）與門陣列（固定）第一講第一講 數(shù)字系統(tǒng)與數(shù)字系統(tǒng)與FPGAFPGA設(shè)計(jì)設(shè)計(jì)概述概述 西安郵電學(xué)院通信工程系用用PROMPROM陣列實(shí)現(xiàn)組合邏輯電路陣列實(shí)現(xiàn)組合邏輯電路BABAF+1BABAF+2BAF3第一講第一講 數(shù)字系統(tǒng)與數(shù)字系統(tǒng)與FPGAFPGA設(shè)計(jì)設(shè)計(jì)概述概述 西安郵電學(xué)院通信工程系GALGAL的陣列結(jié)構(gòu)圖的陣列結(jié)構(gòu)圖I2I1I0Q0Q1Q2或門陣列（固定）與門陣列（可編程）第一講第一講 數(shù)字系統(tǒng)與數(shù)字系統(tǒng)與FPGAFPGA設(shè)計(jì)設(shè)計(jì)概述概述 西安郵電

17、學(xué)院通信工程系 GAL22V10GAL22V10的的OLMCOLMC CLKSRAR32104選1MUXS1S2012選1MUXDS1輸出增加D觸發(fā)器第一講第一講 數(shù)字系統(tǒng)與數(shù)字系統(tǒng)與FPGAFPGA設(shè)計(jì)設(shè)計(jì)概述概述 西安郵電學(xué)院通信工程系可編程邏輯器件的基本結(jié)構(gòu)可編程邏輯器件的基本結(jié)構(gòu) 2v 查找表（查找表（Look Up Table）實(shí)際上是用靜態(tài)存儲器）實(shí)際上是用靜態(tài)存儲器 （SRAM）構(gòu)成函數(shù)發(fā)生器。）構(gòu)成函數(shù)發(fā)生器。 ACBD161RAM(LUT)F可一實(shí)現(xiàn)任意可一實(shí)現(xiàn)任意4變量的組合電路變量的組合電路 輸入變量輸入變量輸出變量輸出變量 第一講第一講 數(shù)字系統(tǒng)與數(shù)字系統(tǒng)與FPGAFP

18、GA設(shè)計(jì)設(shè)計(jì)概述概述 西安郵電學(xué)院通信工程系v 邏輯陣列塊（邏輯陣列塊（LABLAB）：）： LAB由16個(gè)宏單元陣列組成。v 宏單元：宏單元： 器件的宏單元可以單獨(dú)配置成時(shí)序邏輯或者組合邏輯工作方式。v I/OI/O控制塊：控制塊：輸入輸出控制單元是內(nèi)部信號到I/O引腳的接口部分， 可控制I/O引腳單獨(dú)地配置為輸入、 輸出或雙向工作方式。v 可編程連線陣列（可編程連線陣列（PIAPIA）：）：通過可編程PIA可把器件中任一信號源連接到其目的地， 所有MAX7000A的專用輸入、 I/O引腳和宏單元輸出均饋送到PIA， PIA可把這些信號送到器件內(nèi)的各個(gè)地方。CPLDCPLD的基本結(jié)構(gòu)的基本結(jié)

19、構(gòu)（以（以MAX7000AMAX7000A為例）為例）第一講第一講 數(shù)字系統(tǒng)與數(shù)字系統(tǒng)與FPGAFPGA設(shè)計(jì)設(shè)計(jì)概述概述 西安郵電學(xué)院通信工程系A(chǔ)ltera的MAX7000A系列器件基本結(jié)構(gòu)INPUT/GCLK1INPUT/OE2/GCLK2INPUT/OE1INPUT/GCLRn36I/O控制塊宏單元334826 個(gè)I/O引腳36LAB C216162166PIAI/O控制塊宏單元11626 個(gè) I/O引腳LAB A216162166216I/O控制塊宏單元173226 個(gè) I/O引腳LAB B21616216636216I/O控制塊宏單元496426 個(gè)I/ O引腳LAB D2162161

20、6216636216第一講第一講 數(shù)字系統(tǒng)與數(shù)字系統(tǒng)與FPGAFPGA設(shè)計(jì)設(shè)計(jì)概述概述 西安郵電學(xué)院通信工程系MAX7000AMAX7000A的宏單元的宏單元 36個(gè)來自PIA的信號16個(gè)擴(kuò)展乘積項(xiàng)乘積項(xiàng)選擇矩陣共享擴(kuò)展項(xiàng)清除選擇全局清除全局時(shí)鐘VCC時(shí)鐘/使能選擇CLRNENAPRND/T Q去I/O控制塊去PIA2來自I/O引腳快速輸入選擇可編程寄存器寄存器旁路邏輯陣列并聯(lián)擴(kuò)展項(xiàng)（來自其它宏單元）第一講第一講 數(shù)字系統(tǒng)與數(shù)字系統(tǒng)與FPGAFPGA設(shè)計(jì)設(shè)計(jì)概述概述 西安郵電學(xué)院通信工程系MAX7000AMAX7000A的的PIAPIA結(jié)構(gòu)結(jié)構(gòu) 到LABPIA信號第一講第一講 數(shù)字系統(tǒng)與數(shù)字系

21、統(tǒng)與FPGAFPGA設(shè)計(jì)設(shè)計(jì)概述概述 西安郵電學(xué)院通信工程系MAX7000AMAX7000A的的I/OI/O控制塊控制塊PIA電壓擺率控制漏極開路控制來自宏單元快速輸入到宏單元寄存器到PIA到其它I/O引腳GNDVCCOE選擇多路復(fù)用器6個(gè)全局使能信號第一講第一講 數(shù)字系統(tǒng)與數(shù)字系統(tǒng)與FPGAFPGA設(shè)計(jì)設(shè)計(jì)概述概述 西安郵電學(xué)院通信工程系v FPGA是由ASIC的門陣列（Gate Array）發(fā)展出來的。v 按邏輯功能塊的大小分類， FPGA可分為細(xì)粒度FPGA和粗粒度FPGA。v 細(xì)粒度FPGA的邏輯功能塊較小， 資源可以充分利用， 但連線和開關(guān)多，速度慢。（ACTEL)v 粗粒度FPGA

22、的邏輯功能塊規(guī)模大， 功能強(qiáng)， 但資源不能充分利用。（XILINX, ALTERA)v 根據(jù)編程方式， FPGA可分為一次編程型（PROM）和可重復(fù)編程型（SRAM，F(xiàn)LASH）兩類。FPGAFPGA的分類的分類第一講第一講 數(shù)字系統(tǒng)與數(shù)字系統(tǒng)與FPGAFPGA設(shè)計(jì)設(shè)計(jì)概述概述 西安郵電學(xué)院通信工程系 FPGAFPGA的基本結(jié)構(gòu)的基本結(jié)構(gòu) 可編程輸入/輸出模塊可編程邏輯模塊可編程開關(guān)矩陣C LBCLBCLBCLBCLBCLBCLBCLBCLBCLBCLBCLBCLBCLBCLBCLB互連資源第一講第一講 數(shù)字系統(tǒng)與數(shù)字系統(tǒng)與FPGAFPGA設(shè)計(jì)設(shè)計(jì)概述概述 西安郵電學(xué)院通信工程系XC4000X

23、C4000的的CLBCLB基本結(jié)構(gòu)基本結(jié)構(gòu) G1 G4邏輯 G 函數(shù)G4G3G2G1GF1 F4邏輯 F 函數(shù)F4F3F2F1FF,G,H1邏輯 H 函數(shù)HQDINFGHGHDINFGHDECRDSDYQS/R 控制H1 DIN S/R ECQXQS/R 控制YDECRDSDFHX11時(shí)鐘C1C2C3C4信號變換電路由配置程序控制的多路開關(guān)第一講第一講 數(shù)字系統(tǒng)與數(shù)字系統(tǒng)與FPGAFPGA設(shè)計(jì)設(shè)計(jì)概述概述 西安郵電學(xué)院通信工程系XC4000XC4000的的IOBIOB基本結(jié)構(gòu)基本結(jié)構(gòu) 擺率控制上拉/下拉電阻VCCOE輸出D觸發(fā)器Q輸出時(shí)鐘輸出緩沖器I1I2Q延時(shí)輸入緩沖器輸入時(shí)鐘D觸發(fā)鎖存器I

24、/O連至CLB第一講第一講 數(shù)字系統(tǒng)與數(shù)字系統(tǒng)與FPGAFPGA設(shè)計(jì)設(shè)計(jì)概述概述 西安郵電學(xué)院通信工程系 XC4000XC4000的單長度線和雙長度線結(jié)構(gòu)的單長度線和雙長度線結(jié)構(gòu)PSMPSMPSMPSMCLBCLBCLBCLBCLBCLBCLBCLBCLB雙長度線單長度線雙長度線第一講第一講 數(shù)字系統(tǒng)與數(shù)字系統(tǒng)與FPGAFPGA設(shè)計(jì)設(shè)計(jì)概述概述 西安郵電學(xué)院通信工程系FPGA的發(fā)展趨勢的發(fā)展趨勢v 先進(jìn)的工藝先進(jìn)的工藝：FPGA由于自身的特點(diǎn)總是采用最先進(jìn)的工藝，目前Xilinx的65納米產(chǎn)品已經(jīng)問世。等效系統(tǒng)門超過1000萬門，時(shí)鐘超過500MHz，器件價(jià)格低廉。v 嵌入處理器內(nèi)核嵌入處理器

25、內(nèi)核：如Altera公司的FPGA嵌入DSP core、ARM7處理器，提供NIOS軟處理器；Xilinx公司的FPGA嵌入Power PC450處理器，DSP Block，Micro Blaze軟處理器等。FPGA內(nèi)部嵌入處理器，使FPGA具備了實(shí)現(xiàn)軟硬件聯(lián)合系統(tǒng)的能力，并逐步成為SOC（system on chip)的高效設(shè)計(jì)平臺。v 硬核與結(jié)構(gòu)化硬核與結(jié)構(gòu)化ASIC：如何使FPGA和ASIC揚(yáng)長避短？一是在FPGA中嵌入硬核（ASIC模塊）；另一個(gè)是在ASIC中嵌入部分可編程的資源，或?qū)PGA直接轉(zhuǎn)化為ASIC，稱結(jié)構(gòu)化ASIC。第一講第一講 數(shù)字系統(tǒng)與數(shù)字系統(tǒng)與FPGAFPGA設(shè)計(jì)設(shè)

26、計(jì)概述概述 西安郵電學(xué)院通信工程系內(nèi)嵌功能模塊內(nèi)嵌功能模塊全局時(shí)鐘、復(fù)位線內(nèi)嵌靜態(tài)存儲器PLL乘法器MCU專用IO第一講第一講 數(shù)字系統(tǒng)與數(shù)字系統(tǒng)與FPGAFPGA設(shè)計(jì)設(shè)計(jì)概述概述 西安郵電學(xué)院通信工程系數(shù)字系統(tǒng)設(shè)計(jì)方法數(shù)字系統(tǒng)設(shè)計(jì)方法v 自頂向下（TopDown）設(shè)計(jì)方法：是一種概念驅(qū)動的設(shè)計(jì)法。該方法要求在整個(gè)設(shè)計(jì)過程中盡量運(yùn)用行為描述去定義設(shè)計(jì)對象，而不要過早考慮實(shí)現(xiàn)設(shè)計(jì)對象的具體電路、元器件和工藝，以便抓住主要矛盾，避開具體細(xì)節(jié)。只有當(dāng)整個(gè)設(shè)計(jì)在行為上得到驗(yàn)證與優(yōu)化后，才考慮具體實(shí)現(xiàn)問題。v 自底向上（BottomUp）設(shè)計(jì)方法：與自頂向下設(shè)計(jì)正好相反，首先要根據(jù)系統(tǒng)的設(shè)計(jì)要求，從現(xiàn)有

27、可用的元件中選擇合適的元件，設(shè)計(jì)成一個(gè)個(gè)部件，當(dāng)一個(gè)部件不能直接實(shí)現(xiàn)系統(tǒng)的某個(gè)功能時(shí)，需要由多個(gè)部件組合去實(shí)現(xiàn)，直到滿足系統(tǒng)全部要求為止。第一講第一講 數(shù)字系統(tǒng)與數(shù)字系統(tǒng)與FPGAFPGA設(shè)計(jì)設(shè)計(jì)概述概述 西安郵電學(xué)院通信工程系自頂向下（自頂向下（TopDown）設(shè)計(jì)方法）設(shè)計(jì)方法 制定系統(tǒng)設(shè)計(jì)規(guī)范，系統(tǒng)級設(shè)計(jì)，劃分模塊，建立系統(tǒng)行為模型（c語言、matlab、system C等），并進(jìn)行系統(tǒng)功能仿真。完成模塊設(shè)計(jì)和仿真（HDL語言），模塊互聯(lián)，并進(jìn)行系統(tǒng)功能仿真。電路綜合產(chǎn)生門級電路，物理實(shí)現(xiàn)，系統(tǒng)測試。特點(diǎn)：特點(diǎn)：v整個(gè)設(shè)計(jì)在系統(tǒng)級和模塊級上都進(jìn)行功能仿真，系統(tǒng)級的問題在系統(tǒng)級解決，模塊級

28、問題在模塊級解決。系統(tǒng)的復(fù)雜性得到有效控制，便于系統(tǒng)優(yōu)化。v設(shè)計(jì)的主要工作與具體物理實(shí)現(xiàn)無關(guān)，便于移植到不同的工藝和制造商實(shí)現(xiàn)。v由于是整體設(shè)計(jì)，不便于設(shè)計(jì)重用。第一講第一講 數(shù)字系統(tǒng)與數(shù)字系統(tǒng)與FPGAFPGA設(shè)計(jì)設(shè)計(jì)概述概述 西安郵電學(xué)院通信工程系自底向上（自底向上（BottomUp）設(shè)計(jì)方法）設(shè)計(jì)方法制定系統(tǒng)設(shè)計(jì)規(guī)范，系統(tǒng)級設(shè)計(jì)，劃分模塊。從現(xiàn)有可用的元件中選擇合適的元件。由選擇的元件構(gòu)成一個(gè)個(gè)部件。當(dāng)一個(gè)部件不能直接實(shí)現(xiàn)系統(tǒng)的某個(gè)功能時(shí)，需要由多個(gè)部件組合去實(shí)現(xiàn)。由所有部件組成滿足要求的系統(tǒng)特點(diǎn)：v可以繼承使用經(jīng)過驗(yàn)證的、成熟的器件或部件，從而實(shí)現(xiàn)設(shè)計(jì)的重用。v不足是設(shè)計(jì)人員的設(shè)計(jì)受限

29、于現(xiàn)成可用的元件，不能實(shí)現(xiàn)系統(tǒng)的優(yōu)化設(shè)計(jì)。第一講第一講 數(shù)字系統(tǒng)與數(shù)字系統(tǒng)與FPGAFPGA設(shè)計(jì)設(shè)計(jì)概述概述 西安郵電學(xué)院通信工程系混合設(shè)計(jì)（混合設(shè)計(jì)（TD&BU)方法方法v 近代的數(shù)字系統(tǒng)設(shè)計(jì)中，為實(shí)現(xiàn)設(shè)計(jì)的重用，提高設(shè)計(jì)效率和質(zhì)量，通常采用以自頂向下設(shè)計(jì)方法為主導(dǎo)，結(jié)合使用自底向上設(shè)計(jì)方法的混合設(shè)計(jì)方法。這種設(shè)計(jì)方法既能保證實(shí)現(xiàn)系統(tǒng)優(yōu)化的、清晰易懂和便于移植的設(shè)計(jì)，又可重用已有的設(shè)計(jì)，減少重復(fù)設(shè)計(jì)。v 上述數(shù)字系統(tǒng)的設(shè)計(jì)方法，從方法學(xué)上與大型軟件的設(shè)計(jì)方法是一致的。在學(xué)習(xí)硬件設(shè)計(jì)的方法時(shí)，不妨與軟件設(shè)計(jì)方法相對照，發(fā)現(xiàn)相似和不同點(diǎn)，從而加深對設(shè)計(jì)方法的理解。第一講第一講 數(shù)字系統(tǒng)與

30、數(shù)字系統(tǒng)與FPGAFPGA設(shè)計(jì)設(shè)計(jì)概述概述 西安郵電學(xué)院通信工程系現(xiàn)代數(shù)字系統(tǒng)設(shè)計(jì)的綜合、仿真與設(shè)計(jì)驗(yàn)證方法現(xiàn)代數(shù)字系統(tǒng)設(shè)計(jì)的綜合、仿真與設(shè)計(jì)驗(yàn)證方法設(shè)計(jì)的行為描述邏輯綜合工具設(shè)計(jì)的門級描述測試激勵(lì)信號發(fā)生器設(shè)計(jì)確認(rèn)仿真測試平臺響應(yīng)比較器可綜合HDL描述物理實(shí)現(xiàn)延時(shí)文件設(shè)計(jì)確認(rèn)物理實(shí)現(xiàn)工具第一講第一講 數(shù)字系統(tǒng)與數(shù)字系統(tǒng)與FPGAFPGA設(shè)計(jì)設(shè)計(jì)概述概述 西安郵電學(xué)院通信工程系可編程邏輯器件設(shè)計(jì)流程可編程邏輯器件設(shè)計(jì)流程 設(shè)計(jì)準(zhǔn)備設(shè)計(jì)輸入 原理圖 硬件描述語言 波形圖設(shè)計(jì)處理 優(yōu)化、綜合 適配、分割 布局、布線器件編程器件測試時(shí)序仿真功能仿真第一講第一講 數(shù)字系統(tǒng)與數(shù)字系統(tǒng)與FPGAFPGA設(shè)

31、計(jì)設(shè)計(jì)概述概述 西安郵電學(xué)院通信工程系 1. 設(shè)計(jì)準(zhǔn)備設(shè)計(jì)準(zhǔn)備 在PLD系統(tǒng)設(shè)計(jì)之前， 首先要完成方案論證、 系統(tǒng)設(shè)計(jì)和器件選擇等準(zhǔn)備工作。 設(shè)計(jì)人員根據(jù)任務(wù)要求， 如系統(tǒng)的功能和復(fù)雜度， 對工作速度和器件本身的資源、 成本及連線的可布性等方面進(jìn)行權(quán)衡， 選擇合適的設(shè)計(jì)方案和合適的器件類型。 2. 設(shè)計(jì)輸入設(shè)計(jì)輸入 設(shè)計(jì)人員將所設(shè)計(jì)的系統(tǒng)或電路以EDA軟件要求的某種形式表示出來， 并送入計(jì)算機(jī)的過程稱為設(shè)計(jì)輸入。 設(shè)計(jì)輸入通常有以下幾種形式。第一講第一講 數(shù)字系統(tǒng)與數(shù)字系統(tǒng)與FPGAFPGA設(shè)計(jì)設(shè)計(jì)概述概述 西安郵電學(xué)院通信工程系 1) 原理圖輸入方式原理圖輸入方式v 原理圖輸入方式是一種最直

32、接的設(shè)計(jì)描述方式， 要設(shè)計(jì)什么， 就從軟件系統(tǒng)提供的元件庫中調(diào)出來， 畫出原理圖。 v 這種方式要求設(shè)計(jì)人員有豐富的電路知識及對PLD的結(jié)構(gòu)比較熟悉。v 主要優(yōu)點(diǎn)是電路熟悉便于信號的觀察和電路的調(diào)整；v 缺點(diǎn)是效率低， 特別是產(chǎn)品有所改動， 需要選用另外一個(gè)公司的PLD器件時(shí)， 就需要重新輸入原理圖。 第一講第一講 數(shù)字系統(tǒng)與數(shù)字系統(tǒng)與FPGAFPGA設(shè)計(jì)設(shè)計(jì)概述概述 西安郵電學(xué)院通信工程系采用原理圖設(shè)計(jì)三人表決器采用原理圖設(shè)計(jì)三人表決器 邏輯方程：L2=SW1SW2+SW1SW3+SW2SW3; L1= L2;第一講第一講 數(shù)字系統(tǒng)與數(shù)字系統(tǒng)與FPGAFPGA設(shè)計(jì)設(shè)計(jì)概述概述 西安郵電學(xué)院通

33、信工程系 2) 硬件描述語言輸入方式硬件描述語言輸入方式 v 硬件描述語言是用文本方式描述設(shè)計(jì)，它分為特殊硬件描述語言和標(biāo)準(zhǔn)HDL描述語言。 v 標(biāo)準(zhǔn)HDL描述語言是目前常用的高層硬件描述語言， 主要有VHDL和Verilog HDL兩個(gè)IEEE標(biāo)準(zhǔn)。 其突出優(yōu)點(diǎn)有： 語言與工藝的無關(guān)性，用不著對底層的電路和PLD結(jié)構(gòu)的熟悉，可以使設(shè)計(jì)人員在系統(tǒng)設(shè)計(jì)、邏輯驗(yàn)證階段便確立方案的可行性。v HDL描述語言具有分級描述能力?？梢詮木w管級、門級、行為級和系統(tǒng)級對數(shù)字電路進(jìn)行完整的描述。HDL語言實(shí)現(xiàn)了數(shù)字電路在不同層次上描敘的統(tǒng)一。第一講第一講 數(shù)字系統(tǒng)與數(shù)字系統(tǒng)與FPGAFPGA設(shè)計(jì)設(shè)計(jì)概述概述

34、西安郵電學(xué)院通信工程系采用采用VerilogHDLVerilogHDL設(shè)計(jì)三人表決器設(shè)計(jì)三人表決器module majority_voter(SW1,SW2,SW3,L1,L2); output L1,L2; input SW1,SW2,SW3; wire SW12,SW23,SW13; assign SW12 = SW1 & SW2; assign SW23 = SW2 & SW3; assign SW13 = SW1 & SW3; assign L2 = SW12 | SW23 | SW13; assign L1 = L2;endmodule第一講第一講 數(shù)字系統(tǒng)與

35、數(shù)字系統(tǒng)與FPGAFPGA設(shè)計(jì)設(shè)計(jì)概述概述 西安郵電學(xué)院通信工程系 3. 功能仿真功能仿真v 功能仿真也叫前仿真。設(shè)計(jì)的電路必須在編譯之前進(jìn)行邏輯功能驗(yàn)證， 此時(shí)的仿真沒有延時(shí)信息， 對于初步的功能檢測非常方便。v 仿真前 要先利用波形編輯器和硬件描述語言等建立波形文件和測試向量（即將所關(guān)心的輸入信號組合成序列）， v 仿真結(jié)果將會生成報(bào)告文件和輸出信號波形， 從中便可以觀察到各個(gè)節(jié)點(diǎn)的信號變化。 如果發(fā)現(xiàn)錯(cuò)誤， 則返回設(shè)計(jì)輸入中修改邏輯設(shè)計(jì)。 第一講第一講 數(shù)字系統(tǒng)與數(shù)字系統(tǒng)與FPGAFPGA設(shè)計(jì)設(shè)計(jì)概述概述 西安郵電學(xué)院通信工程系三人表決器功能仿真波形三人表決器功能仿真波形輸出信號無延時(shí)第

36、一講第一講 數(shù)字系統(tǒng)與數(shù)字系統(tǒng)與FPGAFPGA設(shè)計(jì)設(shè)計(jì)概述概述 西安郵電學(xué)院通信工程系4. 設(shè)計(jì)處理設(shè)計(jì)處理 設(shè)計(jì)處理是器件設(shè)計(jì)中的核心環(huán)節(jié)。在設(shè)計(jì)處理過程中， 編譯軟件將對設(shè)計(jì)輸入文件進(jìn)行：v 語法檢查和設(shè)計(jì)規(guī)則檢查。v 邏輯優(yōu)化、綜合?；喫械倪壿?， 使設(shè)計(jì)所占用的資源最少。 綜合的目的是將HDL設(shè)計(jì)轉(zhuǎn)換為基本邏輯門電路網(wǎng)表文件。v 適配和分割：將設(shè)計(jì)分割為多個(gè)便于識別的邏輯小塊形式映射到器件相應(yīng)的宏單元中。v 布局和布線：以最優(yōu)的方式對邏輯元件布局，并準(zhǔn)確地實(shí)現(xiàn)元件間的互連。 第一講第一講 數(shù)字系統(tǒng)與數(shù)字系統(tǒng)與FPGAFPGA設(shè)計(jì)設(shè)計(jì)概述概述 西安郵電學(xué)院通信工程系綜合綜合HDL描述轉(zhuǎn)換引擎2級邏輯功能優(yōu)化后邏輯工藝實(shí)現(xiàn)網(wǎng)表工藝庫優(yōu)化引擎映射引擎v邏輯綜合是由一個(gè)邏輯電路的HDL描述轉(zhuǎn)換到一個(gè)電路結(jié)構(gòu)描述的過程，最終得到一個(gè)由基本邏輯電路構(gòu)成的結(jié)構(gòu)化網(wǎng)表。第一講第一講 數(shù)字系統(tǒng)與數(shù)字系統(tǒng)與FPGAFPGA設(shè)計(jì)設(shè)計(jì)概述概述 西安郵電學(xué)院通信工程系采用采用VerilogHDLVerilogHDL設(shè)計(jì)三人表決器綜合結(jié)果設(shè)計(jì)三人表決器綜合結(jié)果綜