?？茢?shù)字邏輯復習題庫及答案

1、?？茢?shù)字邏輯復習題庫及答案一、選擇題1 .和二進制數(shù)等值的十六進制數(shù)學是（）。B.637.2C.2 .是8421BCD碼的是（）.0101C3 .和二進制碼1100對應的格雷碼是（）.1100C4.和邏輯式AABC相等的式子是（）+BCD.BC5.若干個具有三態(tài)輸出的電路輸出端接到一點工作時，必須保證（A.任何時候最多只能有一個電路處于三態(tài)，其余應處于工作態(tài)。B.任何時候最多只能有一個電路處于工作態(tài)，其余應處于三態(tài)。C.任何時候至少要有兩個或三個以上電路處于工作態(tài)。D.以上說法都不正確。6 .A+B+C+A+aB=（7 .下列等式不成立的是（B.+b+c8.A.AABA+ac+bc=ab+bc

2、BB.(A+B)(A+C)=A+BCD.ABABABABF(A,B,C)m(0,1,2,3,4,5,6)，則F()+B+CC.ABCD.ABC9.欲對全班53個同學以二進制代碼編碼表示，最少需要二進制的位數(shù)是.6C10.一塊數(shù)據(jù)選擇器有三個地址輸入端，則它的數(shù)據(jù)輸入端應有（.611. 或非門構(gòu)成的基本RS觸發(fā)器，輸入端SR的約束條件是（）=0=1C.SR1D.SR012. 在同步方式下，JK觸發(fā)器的現(xiàn)態(tài)Q=0,要使cf=1,則應使（）。=K=0=0,K=1C.J=1,K=X=0,K=X13. 一個T觸發(fā)器，在T=1時，來一個時鐘脈沖后，則觸發(fā)器（）。A.保持原態(tài)B.置0C.置1D.翻轉(zhuǎn)14.

3、在CP作用下，欲使D觸發(fā)器具有Qn+1=Qn的功能，其D端應接（）B.0C.QnD.Qn15. 一片四位二進制譯碼器，它的輸出函數(shù)有（）個個個個16. 比較兩個兩位二進制數(shù)A=AAd和B=BBc,當AB時輸出F=1,則F的表達式是（）。A.FA1B1B.FA1A0B1B0C.FA1B1A1B1A0B0D.FA1B1A0B017. 相同計數(shù)模的異步計數(shù)器和同步計數(shù)器相比，一般情況下（）A.驅(qū)動方程簡單B.使用觸發(fā)器的個數(shù)少C.工作速度快D.以上說法都不對18.測得某邏輯門輸入=AB=A+BC.AB和輸出F的波形如下圖，則F（A,B）的表達式是（FABD.FAB19. Moore和Mealy型時序

4、電路的本質(zhì)區(qū)別是（）A.沒有輸入變量B.當時的輸出只和當時電路的狀態(tài)有關(guān)，和當時的輸入無關(guān)C.沒有輸出變量D.當時的輸出只和當時的輸入有關(guān)，和當時的電路狀態(tài)無關(guān)20. n級觸發(fā)器構(gòu)成的環(huán)形計數(shù)器，其有效循環(huán)的狀態(tài)數(shù)為（）個個個D.2n個21. ROMfe路由地址譯碼器和存儲體構(gòu)成，若譯碼器有十個地址輸入線，則最多可有（）個字。.102C22. 74LS160十進制計數(shù)器它含有的觸發(fā)器的個數(shù)是（）個個個D.6個23. 組合型PLA是由（）構(gòu)成A.與門陣列和或門陣列B.一個計數(shù)器C.一個或陣列D.一個寄存器24. TTL與非門的多余腳懸空等效于（）。A.1B.0C.Vcc25. 設計一個8421碼

5、加1計數(shù)器，至少需要（）觸發(fā)器個個個個26. 以下哪一條不是消除競爭冒險的措施（）A.接入濾波電路B.利用觸發(fā)器C.加入選通脈沖D.修改邏輯設計27. 主從觸發(fā)器的觸發(fā)方式是（）=1上升沿下降沿D.分兩次處理28. 下列說法中，（）不是邏輯函數(shù)的表示方法。A.真值表和邏輯表達式B.卡諾圖和邏輯圖C.波形圖和狀態(tài)圖29. 已知某觸發(fā)器咽性所示（觸發(fā)器的輸入用A、B表示）。請選擇與具有相同功能的邏輯表達式是（A. Qn1AQ2BQnB. Qn1AQnBQnC. Qn1AQnBQnABQn+1說明00Qn保持010置0101置111Q7翻轉(zhuǎn)30. 用RO峽現(xiàn)四位二進制碼到四位循環(huán)碼的轉(zhuǎn)換，要求存儲器

6、的容量為（）。A.8B.16C.32D.6431. 下列信號中，（）是數(shù)字信號。A.交流電壓B.開關(guān)狀態(tài)C.交通燈狀態(tài)D.無線電載波32. 余3碼對應2421碼為（）A.01010101B.10000101C.D.33. 若邏輯函數(shù)FA,B,Cm1,2,3,6_,GA,B,Cm023,4,5,7,則F和G相與的結(jié)果為（A.m2m3B.1C.ABD.034. 為實現(xiàn)D觸發(fā)器轉(zhuǎn)換為T觸發(fā)器，圖所示的虛線框內(nèi)應是（）：THDQcpQA.或非門B.與非門C.異或門D.同或門35. 完全確定原始狀態(tài)表中的五個狀態(tài)ABC、DE,若有等效對A和B,B和D,C和E,則最簡狀態(tài)表中只含（）個狀態(tài).3C36. 下

7、列觸發(fā)器中，沒法約束條件的是（）A.時鐘RS觸發(fā)器B.基本RS觸發(fā)器C.主從JK觸發(fā)器D.邊沿D觸發(fā)器37. 組合邏輯電路輸出與輸入的關(guān)系可用（）描述A.真值表B.狀態(tài)表C.狀態(tài)圖D.邏輯表達式38. 實現(xiàn)兩個4位二進制數(shù)相乘的組合電路，其輸入輸出端個數(shù)應為（）入4出入8出入4出入5出39. 組合邏輯電路中的險象是由于（）引起的A.電路未達到最簡B.電路有多個輸出C.電路中的時延D.邏輯門類型不同40. 設計一個五位二進制碼的奇偶位發(fā)生器，需要（）個異或門.3C41. 下列觸發(fā)器中，（）不可作為同步時序邏輯電路的存儲元件。A.基本R-S觸發(fā)器觸發(fā)器觸發(fā)器觸發(fā)器42. 構(gòu)造一個模10同步計數(shù)器，

8、需要（）觸發(fā)器個個個個43. 實現(xiàn)同一功能的Mealy型同步時序電路比Moore型同步時序電路所需要的（）A.狀態(tài)數(shù)目更多B.狀態(tài)數(shù)目更少C.觸發(fā)器更多D.觸發(fā)器一定更少44. 同步時序電路設計中，狀態(tài)編碼采用相鄰編碼法的目的是（）A.減少電路中的觸發(fā)器B.提高電路速度C.提高電路可靠性D.減少電路中的邏輯門45. 脈沖異步時序邏輯電路的輸入信號可以是（）A.模擬信號B.電平信號C.脈沖信號D.時鐘脈沖信號46. 電平異步時序邏輯電路不允許兩個或兩個以上輸入信號（）A.同時為0B.同時為1C.同時改變D.同時出現(xiàn)47. 脈沖異步時序邏輯電路中的存儲元件可以采用（）A.時鐘控制RS觸發(fā)器觸發(fā)器C

9、.基本RS觸發(fā)器觸發(fā)器48. 八路數(shù)據(jù)選擇器應有（）個選擇控制器.3C49. 移位寄存器T1194工作在并行數(shù)據(jù)輸入方式時，MMB取值為（）.01C50. 半導體存儲器（）的內(nèi)容在掉電后會丟失51. .EPRO娓指（）A.隨機讀寫存儲器B.只讀存儲器C.可擦可編程只讀存儲器D.電可擦可編程只讀存儲器52. 用PLA進行邏輯設計時，應將邏輯函數(shù)表達式變換成（）A.異或表達式B.與非表達式C.最簡“與一或”表達式D.標準“或一與”表達式53. 補碼的真值為（）54. A.+B.-1.1000C.下列哪個函數(shù)與邏輯函數(shù)F=AOB不等（）A.FABABB.FABABC.FABD.FAB155. PRO

10、MPLA和PAL三種可編程器件中，（）是不能編程的的或門陣列的與門陣列（）屬于組合邏輯電路位并行加法器T693位數(shù)據(jù)選擇器T580的與門陣列和或門陣列的與門陣列56. 下列中規(guī)模通用集成電路中,位計數(shù)器T4193位寄存器T119457. 數(shù)字系統(tǒng)中，采用（）可以將減法運算轉(zhuǎn)化為加法運算A.原碼B.補碼C.Gray碼D.反碼58. 十進制數(shù)555的余3碼為（）C.59. 下列邏輯門中，（）不屬于通用邏輯門A.與非門B.或非門C.或門D.與或非門60. n個變量構(gòu)成的最小項m和最大項M之間，滿足關(guān)系（）A.miMib.miMiC.miMi1D.miMi1參考答案如下：1-5ABCDB6-10CCC

11、BC11-15ACDDD16-20CACBA21-25CCAAB26-30BDCCD31-35（BQC（AC）DA36-40（CD（AD）BCC41-45ABBD（CD46-50C（ABCDBDB51-55CCCAD56-60（BD）（BD）CC（BQ二、填空題1 .（496）的8421碼為0。2 .補碼只有（一）種零的表示形式。3 .邏輯變量反映邏輯狀態(tài)的變化，邏輯變量僅能取值（“0”或“1”）。4 .如果A,B中只要有一個為1,則F為l;僅當A,B均為0時，F(xiàn)才為0。該邏輯關(guān)系可用式子（F=A+B）表不。5 .在非邏輯中，若A為。，則F為1;反之，（若A為l,則F為0）。6 .基本的邏輯關(guān)

12、系有（與、或、非）三種。7 .邏輯表達式是由（邏輯變量和“或”、“與”、“非”3種運算符）所構(gòu)成的式子。8 .邏輯函數(shù)表達式有（“積之和”表達式與“和之積”表達式）兩種基本形式。9 .假如一個函數(shù)完全由最小項所組成，那么這種函數(shù)表達式稱為（標準“積之和”）表達式。10 .3個變量最多可以組成（8）個最小項。11 .n個變量的所有最大項的（“積”）恒等于0。12 .在同一邏輯問題中，下標相同的最小項和最大項之間存在（互補）關(guān)系。13 .求一個函數(shù)表達式的標準形式有兩種方法，（一種是代數(shù)轉(zhuǎn)換法，另一種是真值表轉(zhuǎn)換法）。14 .最簡邏輯電路的標準是：（門數(shù)最少；門的輸入端數(shù)最少；門的級數(shù)最少）。15

13、 .邏輯函數(shù)化簡的三種方法，即（代數(shù)化簡法、卡諾圖化簡法和列表化簡法）。16 .（N）個變量的卡諾圖是一種由2的n次方個方格構(gòu)成的圖形。并且這些方格與包含在函數(shù)中的各個（最小1）種。）。）三種。）對邏輯函數(shù)表達式進行化簡。（有n個變量，且這n個變量中僅有一個變量是17 .一個邏輯函數(shù)可由圖形中若干方格構(gòu)成的區(qū)域來表示，項）相對應。18 .一只四輸入端或非門，使其輸出為1的輸入變量取值組合有（19 .邏輯函數(shù)化簡的目的是（簡化電路的結(jié)構(gòu)，使系統(tǒng)的成本下降。20 .常見的化簡方法有（代數(shù)法、卡諾圖法和列表法21 .F=A+BC的最小項為（ms,m4,m5,m6,m7）。22 .代數(shù)化簡法是運用（邏

14、輯代數(shù)的公理和基本定理23 .所謂邏輯上相鄰的最小項是指這樣兩個乘積項，如果它們都包含不同的），則稱這兩個乘積項是相鄰的。24.25.26.27.28.29.30.31.32.33.化簡多輸出函數(shù)的關(guān)鍵是（通過反復試探和比較充分利用各個輸出函數(shù)間的公共項（代數(shù)化簡法）和卡諾圖化簡法都可用來化簡多輸出函數(shù)。對于兩輸入的或非門而言，只有當為（A、B同時為0時組合邏輯電路在任意時刻的穩(wěn)定輸出信號取決于（全加器是一種實現(xiàn)（計算一位二進制數(shù)和的電路半加器是指兩個（同位二進制數(shù)組合邏輯電路由（門組合邏輯電路的設計過程與（分析此時的輸入功能的邏輯電路。）電路組成。相加。）時輸出為1。34.35.36.根據(jù)電

15、路輸出端是一個還是多個，通常將組合邏輯電路分為設計多輸出組合邏輯電路，只有充分考慮（各函數(shù)共享組合邏輯電路中輸出與輸入之間的關(guān)系可以由（真值表、我們一般將競爭分為：（臨界競爭和非臨界競爭卡諾圖、）過程相反。單輸出和多輸出）,才能使電路達到最簡。邏輯表達式等）兩種。兩類。）來描述。37.38.函數(shù)有（與或式使FA,B,C或與式）兩種標準表達式。ABC為1的輸入組合有（7時序邏輯電路按其工作方式不同，又分為（同步時序邏輯電路）個。）和（異步時序邏輯電39.40.41.42.43.同步時序電路的一個重要組成部分是存儲元件，它通常采用（當R=1,S=1時，基本RS觸發(fā)器的次態(tài)輸出為（JK觸發(fā)器的次態(tài)主

16、要與（J,K,CPD觸發(fā)器的次態(tài)主要與（D,CP44.45.僅具有清0和置1功能的觸發(fā)器是僅具有保持和翻轉(zhuǎn)”功能的觸發(fā)延遲元件可以是（專用的延遲元件（D觸發(fā)器T觸發(fā)器保持）因素有關(guān)。）因素有關(guān)。）,也可以利用（觸發(fā)器）構(gòu)成。帶反饋的組合電路本身的內(nèi)部延遲性臺匕目匕46.47.般來說，時序邏輯電路中所需的觸發(fā)器n與電路狀態(tài)數(shù)N應滿足如下關(guān)系式:由于數(shù)字電路的各種功能是通過（邏輯運算和邏輯判斷稱為數(shù)字邏輯電路或者邏輯電路。2n=N）來實現(xiàn)的，所以數(shù)字電路又48.49.50.二進制數(shù)轉(zhuǎn)換為八進制為（十六進制數(shù)轉(zhuǎn)換成八進制數(shù)為（64常見的機器數(shù)有：（原碼、反碼和補碼三、判斷題1 .“0”的補碼只有一種

17、形式。正確2 .奇偶校驗碼不但能發(fā)現(xiàn)錯誤，而且能糾正錯誤。錯誤3 .二進制數(shù)的反碼為。錯誤4 .邏輯代數(shù)中，若AB=A+B,則有A=R正確5 .根據(jù)反演規(guī)則，邏輯函數(shù)FABCDAC的反函數(shù)FABCDAC錯誤6 .用卡諾圖可判斷出邏輯函數(shù)FA,B,C,DBDADCDACD與邏輯函數(shù)GA,B,C,DBDCDACDABD互為反函也正確7 .若函數(shù)F和函數(shù)G的卡諾圖相同，則函數(shù)F和函數(shù)G相等。錯誤8 .門電路帶同類門數(shù)量的多少稱為門的扇出數(shù)。正確9 .三態(tài)門有三種輸出狀態(tài)（即輸出高電平、輸出低電平和質(zhì)阻狀態(tài)），分別代表三種不同的邏輯值。錯誤10 .觸發(fā)器有兩個穩(wěn)定狀態(tài)：Q1稱為“1”狀態(tài)，Q0稱為“0

18、”狀態(tài)。錯誤11 .同一邏輯電路用正邏輯描述出的邏輯功能和用負邏輯描述出的邏輯功能應該一致。錯誤12 .對時鐘控制觸發(fā)器而言，時鐘脈沖確定觸發(fā)器狀態(tài)何時轉(zhuǎn)換，輸入信號確定觸發(fā)器狀態(tài)如何轉(zhuǎn)換。正確13 .采用主從式結(jié)構(gòu)，或者增加維持阻塞功能，都可解決觸發(fā)器的“空翻”現(xiàn)象。正確14 .設計包含無關(guān)條件的組合邏輯電路時，利用無關(guān)最小項的隨意性有利于輸出函數(shù)化簡。正確15 .對于多輸出組合邏輯電路，僅將各單個輸出函數(shù)化為最簡表達式，不一定能使整體達到最簡。正確16 .組合邏輯電路中的競爭是由邏輯設計錯誤引起的。錯誤17 .在組合邏輯電路中，由競爭產(chǎn)生的險象是一種瞬間的錯誤現(xiàn)象。正確18 .同步時序邏輯

19、電路中的存儲元件可以是任意類型的觸發(fā)器。錯誤19 .等效狀態(tài)和相容狀態(tài)均具有傳遞性。錯誤20 .最大等效類是指含狀態(tài)數(shù)目最多的等效類。錯誤21 .一個不完全確定原始狀態(tài)表的各最大相容類之間可能存在相同狀態(tài)。正確22 .同步時序邏輯電路設計中，狀態(tài)編碼采用相鄰編碼法是為了消除電路中的競爭。錯誤23 .同步時序邏輯電路中的無效狀態(tài)是由于狀態(tài)表沒有達到最簡導致的。錯誤24 .如果一個時序邏輯電路中的存儲元件受統(tǒng)一時鐘信號控制，則屬于同步時序邏輯電路。正確25 .電平異步時序邏輯電路不允許兩個或兩個以上的輸入同時為1。錯誤26 .電平異步時序邏輯電路中各反饋回路之間的競爭是由于狀態(tài)編碼引起的。錯誤27

20、 .并行加法器采用超前進位的目的是簡化電路結(jié)構(gòu)。錯誤28 .進行邏輯設計時，采用PLD器件比采用通用邏輯器件更加靈活方便。正確29 .采用串行加法器比采用并行加法器的運算速度快。錯誤四、簡答題1 .與普通代數(shù)相比邏輯代數(shù)有何特點2 .什么是邏輯圖試述由邏輯函數(shù)畫出邏輯圖的方法3 .邏輯函數(shù)式、真值表和邏輯圖三者之間有什么關(guān)系4 .代數(shù)法化簡主要有哪些步驟5 .卡諾圖在構(gòu)造上有何特點6 .已知函數(shù)的邏輯表達式怎樣得到它的卡諾圖7 .組合邏輯在結(jié)構(gòu)上有何特點8 .在數(shù)字電路中為什么要采用二進制它有何特點9 .機器數(shù)與真值有何區(qū)別10 .在進行邏輯設計和分析時我們怎樣看待無關(guān)項11 .什么叫最小項和

21、最大項為什么把邏輯函數(shù)的“最小項之和”表達式及“最大項之積”表達式稱為邏輯函數(shù)表達式的標準形式12 .用代數(shù)化簡法化簡邏輯函數(shù)與用卡諾圖化簡邏輯函數(shù)各有何優(yōu)缺點13 .用或非門實現(xiàn)邏輯函數(shù)的步驟主要有哪些14 .為什么要進行組合邏輯電路的分析15 .與組合電路相比，時序電路有何特點16 .什么叫最大相容類17 .簡述觸發(fā)器的基本性質(zhì)。18 .為什么同步時序電路沒有分為脈沖型同步時序電路和電平型同步時序電路19 .異步時序邏輯電路與同步時序邏輯電路有哪些主要區(qū)別20 .設兇補=寫出下列提問的條件：若使X1/8,問xo,X1,X2,X3應滿足什么條件若使1/8X1/2,問X。,X1,X2,X3應滿

22、足什么條件若使X0時，必須xo=0,此時由于X=(1/2)x1+(1/4)x2+(1/8)x2,故：1 .要X1/8時，xo,xi,x2,x3應滿足：x0=0,且x1*2=1,即*1,x2至少有一個為1;2 .要1/8X1/2,Xo,Xi,x2,x3應滿足：x0.Xi=0,且x2-x3=1;3 .要X0時，必須xo=1,注意到負數(shù)補碼的數(shù)值位是原碼取反加1,故可得：要使X-1/2,Xo,Xi,X2,X3應滿足：Xo.Xi=1,且X2+X3=1;計算題1) (1)FABAC2) )FABC2.解：F1ACABCm0m2m3F2ABABCm0m1m7F3ACABm4m5m7邏輯電路如下:3.解:TT4138CP初始狀態(tài)QQ4 .解：(1)該電路是一個Mealy型脈沖異步時序邏輯電路(2)該電路的狀態(tài)表如下所示：現(xiàn)態(tài)QQi狀態(tài)/輸出Zx=10001/00111/01010/01100/110,且存在“掛起”現(xiàn)象(3)該電路是一個三進制計數(shù)器，電路中有一個多余狀態(tài)5 .解，通過卡諾圖化簡，得到給定函數(shù)的最簡“與或”表達式F(A,B,C)ABBCABC合并上式中頭部相同的“與”項，得到表達式：F(A,B,C)bAcACB選擇替代尾部因子ABC,得到表達式：F(A,B,C)BABCACABC用與非門實現(xiàn)該函數(shù)表達式的邏輯電路圖如下：a6 .解：根據(jù)