ISP在系統(tǒng)編程技術(shù)

1、EDA & CPLDEDA & CPLDISPISP功能提高設(shè)計和應(yīng)用的靈活性功能提高設(shè)計和應(yīng)用的靈活性n 減少對器減少對器件的觸摸件的觸摸和損傷和損傷n 不計較器不計較器件的封裝件的封裝形式形式n 允許一般的允許一般的存儲存儲n 樣機制造方樣機制造方便便n 支持生產(chǎn)和支持生產(chǎn)和測試流程中測試流程中的修改的修改n 允許現(xiàn)場硬允許現(xiàn)場硬件升級件升級n 迅速方便地迅速方便地提升功能提升功能未編程前先焊未編程前先焊接安裝接安裝系統(tǒng)內(nèi)編程系統(tǒng)內(nèi)編程-ISP在系統(tǒng)現(xiàn)場重在系統(tǒng)現(xiàn)場重編程修改編程修改3在系統(tǒng)編程技術(shù)（在系統(tǒng)編程技術(shù)（ISP）邏輯設(shè)計邏輯設(shè)計（Top to Down） 任務(wù)：

2、功能描述電路原理圖、功能描述語言 控制器設(shè)計邏輯方程、真值表、狀態(tài)圖選擇器件：選擇器件： I/O數(shù)、寄存器數(shù)、門數(shù)、pin to pin、功耗 JEDEC文件文件 Join Electronic Device Engineering Council (電子器件工程聯(lián) 合協(xié)會)創(chuàng)建工業(yè)標準 由開發(fā)系統(tǒng)軟件/器件公司專用開發(fā)工具自動生成。 編程：編程： .JED文件下載，對器件編程（燒錄） 直接在用戶設(shè)計的目標系統(tǒng)中（在用系統(tǒng)）的PLD器件進行編程31isp原理原理1、逐行編程2、與外系統(tǒng)脫離13=ispEN =0 I/O高阻 脫離外電路(isp1016) 3、編程電纜 ispEN 13 專用引腳

3、 SDI 14 串行數(shù)據(jù)輸入 13=0 接受電纜信息 SCLK 33 串行時鐘 MOOD 36 方式信號 13=1 直通輸入 SDO 24 串行數(shù)據(jù)輸出4、編程狀態(tài)機（控制編程操作）：三狀態(tài)時序電路 控制信號：MOOD SDI 00 器件正常工作 （讀識別碼 10） 11 移位狀態(tài) SDI送入的數(shù)據(jù)（命令）移入寄存器 11 執(zhí)行狀態(tài) 每個編程操作完成編程狀態(tài)機5位位串行讀出串行讀出8位進入水平位進入水平移位寄存器移位寄存器此接口既可作編此接口既可作編程下載口，也可作程下載口，也可作JTAG接口接口 ALTERA 的 ByteBlaster（MV）下載接口32編程方式編程方式Joint Test

4、 Action Ggroup32編程方式編程方式1、計算機并口 ISP器件（接插件RJ45） 5個信號線 七芯電纜 地線 目標板電源檢測線2、利用目標板上單片機或微處理器 編程數(shù)據(jù) EPROM中3、目標板上多片ISP器件 ispEN 對器件分別使能，其它器件正常工作 ispEN 1/2MUX輸入信號/編程信號 菊花鏈下載 Daisy Chain (Lattice) 串行片數(shù)不超出接口的驅(qū)動能力 器件位置由器件識別碼確定 器件前后芯片內(nèi)寄存器短路（信號直通）下載電纜ispEN 對器件分別使能ispEN MUX輸入信號/編程信號菊花鏈下載 Daisy Chain串行片數(shù)：不超出接口的驅(qū)動能力串行片

5、數(shù)：不超出接口的驅(qū)動能力器件位置：由器件識別碼確定器件位置：由器件識別碼確定 MODE SDI=HL 裝載識別碼裝載識別碼 =LH 識別碼移位識別碼移位 從從SDO移出至計算機移出至計算機器件前后芯片內(nèi)寄存器短路（信號直通）器件前后芯片內(nèi)寄存器短路（信號直通）3.3 ispGDS In-System Programmable Generic Digital Switch 重構(gòu)電路互連關(guān)系的開關(guān)器件例：ispGDS22可供互連用的端口總數(shù)2211*11的矩陣可互連矩陣的交叉點通過編程接通傳輸延遲7.5ns一、結(jié)構(gòu)一、結(jié)構(gòu)二、 ispGDS I/O單元的結(jié)構(gòu)=0 GDS的輸出=1 輸入端使用共5種

6、組態(tài)三、 編程控制信號MODESDI 工作狀態(tài)受狀態(tài)機控制SDO 可以菊花鏈下載SCLK四、 ispGDS 使用替代DIP Double In-line Package作用： 改變硬件系統(tǒng) 改變或重構(gòu)硬制電路板的連接 實現(xiàn)對目標系統(tǒng)連接關(guān)系的重構(gòu)沒定義的管腳，編程時端口自動與開關(guān)矩陣斷開例：TITLE EXAMPLEDEVICE = ispGDS14“YOCLK =2HzPIN20 = PIN1“Y2CLCK =STEPPIN18 =PIN9PIN11 = LPIN13 = PIN103.4 CPLD和FPGA的編程與配置 10芯下載口芯下載口引腳12345678910PS 模式DCKGNDC

7、ONF_DONEVCCnCONFIG-nSTA TUS-DATA0GNDJATG 模式TCKGNDTDOVCCTMS-TDIGND 接口各引腳信號名稱接口各引腳信號名稱CPLD: 基于基于EEPROM or Flash -program 編程后信息不會丟失編程后信息不會丟失,但編程次數(shù)有限但編程次數(shù)有限 FPGA: 基于基于SRAM查找表查找表-configure 掉電后信息丟失掉電后信息丟失,但配置次數(shù)無限但配置次數(shù)無限PS: Passive Serial 被動串行模式JTAG: Joint Test Action Group 20世紀80年代聯(lián)合測試行動組開發(fā)的技術(shù)規(guī)范3.4.1 CPLD

8、的的ISP方式編程方式編程CPLD編程下載連接圖編程下載連接圖TCK、TDO、TMS、TDI為為CPLD的的JTAG口口對CPLD編程 多多CPLD芯片芯片ISP編程連接方式編程連接方式3.4.1 CPLD的的ISP方式編程方式編程3.4.2 Altera公司的公司的FPGA配置方式與器件系列配置方式與器件系列器 件功能描述封裝形式EPC216956801位，3.3/5V供電20腳PLCC、32 腳 TQFPEPC110464961位，3.3/5V供電8腳PDIP、20腳PLCCEPC1441440 8001位，3.3/5V供電8腳PDIP、20腳PLCCEPC1213212 942位，5V供

9、電8腳PDIP、20腳PLCC、32腳TQFPEPC106465 536位，5V供電8腳PDIP、20腳PLCC、32腳TQFPEPC1064V65 536位，5V供電8腳PDIP、20腳PLCC、32腳TQFPAltera FPGA常用配置器件常用配置器件 DCLK nCSnINIT_CONF OE DATAPC機FPGAEPC2EPC2配置芯片配置芯片配置電路和JTAG編程端口DCLKCONF_DONEnCONFIGnSTATUSDATA0TCKTMSTDOTDITCKTMSTDOTDI配置配置編程編程利用利用FLASH結(jié)構(gòu)的結(jié)構(gòu)的EPC2為為FPGA作配置作配置將編程完畢的配置器件插在相

10、應(yīng)的電路系統(tǒng)上EDA & CPLDEDA & CPLD4ispLSI編程一、輸入設(shè)計文件一、輸入設(shè)計文件 網(wǎng)表網(wǎng)表文件文件 綜合器綜合器二、二、JEDEC文件文件 燒錄芯片燒錄芯片 適配器適配器41isp器件設(shè)計步驟器件設(shè)計步驟一、設(shè)計準備一、設(shè)計準備 I/O口定義：資源是否夠用 邏輯資源：GLB 查閱宏單元庫（門、觸發(fā)器、計數(shù)器、MUX等，約200種） 方程實現(xiàn)部分的估算 資源利用率：（取50%）二、設(shè)計輸入二、設(shè)計輸入 邏輯圖 方程 HDL輸入 真值表（含狀態(tài)轉(zhuǎn)換真值表） 狀態(tài)圖三、設(shè)計檢驗三、設(shè)計檢驗 輸入文件檢驗 語法 軟件自動生成 規(guī)范 輸入的邏輯映射到GLB和IOC

11、 網(wǎng)表（電路模型） 最小化四、布局布線四、布局布線 軟件自動完成 布線報告 GLB和IOC使用情況 GLB的平均輸入輸出、扇出、復(fù)用信號41isp器件設(shè)計步驟器件設(shè)計步驟五、模擬仿真五、模擬仿真 使用測試向量 結(jié)果：文件 波形圖 測試向量設(shè)定 組合：真值表中抽取代表性的部分 時序：起始狀態(tài)開始設(shè)定輸入 原則：遍歷、連續(xù)、最小 六、熔絲圖六、熔絲圖 不用的I/O接有源上拉電阻 使用的I/O可選擇有源上拉七、下載編程七、下載編程 JEDEC文件 器件中原理圖/VHDL文本編輯綜合FPGA/CPLD適配FPGA/CPLD編程下載編程下載FPGA/CPLD器件和電路系統(tǒng)時序與功能門級仿真1、功能仿真、

12、功能仿真2、時序仿真、時序仿真邏輯綜合器邏輯綜合器結(jié)構(gòu)綜合器結(jié)構(gòu)綜合器1、isp方式下載方式下載 2、JTAG方式下載方式下載 3、針對、針對SRAM結(jié)構(gòu)的配置結(jié)構(gòu)的配置 功能仿真功能仿真應(yīng)用應(yīng)用FPGA/CPLD的的EDA開發(fā)流程開發(fā)流程:41isp器件設(shè)計步驟器件設(shè)計步驟4.2 FPGA/CPLD測試技術(shù)測試技術(shù)3.5.1 內(nèi)部邏輯測試內(nèi)部邏輯測試3.5.2 JTAG邊界掃描測試邊界掃描測試圖圖3-41 邊界掃描電路結(jié)構(gòu)邊界掃描電路結(jié)構(gòu)引 腳描 述功 能TDI測試數(shù)據(jù)輸入(Test Data Input)測試指令和編程數(shù)據(jù)的串行輸入引腳。數(shù)據(jù)在TCK的上升沿移入。TDO測試數(shù)據(jù)輸出(Tes

13、t Data Output)測試指令和編程數(shù)據(jù)的串行輸出引腳，數(shù)據(jù)在 TCK 的下降沿移出。如果數(shù)據(jù)沒有被移出時，該引腳處于高阻態(tài)。TMS測試模式選擇(Test Mode Select)控制信號輸入引腳，負責 TAP 控制器的轉(zhuǎn)換。TMS 必須在TCK 的上升沿到來之前穩(wěn)定。TCK測試時鐘輸入(Test Clock Input)時鐘輸入到BST 電路，一些操作發(fā)生在上升沿，而另一些發(fā)生在下降沿。TRST測試復(fù)位輸入(Test Reset Input)低電平有效，異步復(fù)位邊界掃描電路(在IEEE 規(guī)范中，該引腳可選)。4.2 JTAG邊界掃描測試邊界掃描測試表表4-1 邊界掃描邊界掃描IO引腳功

14、能引腳功能圖圖4-2 邊邊界掃描數(shù)界掃描數(shù)據(jù)移位方據(jù)移位方式式4.2 JTAG邊界掃描測試邊界掃描測試圖圖3-43 JTAG BST 系統(tǒng)內(nèi)系統(tǒng)內(nèi)部結(jié)構(gòu)部結(jié)構(gòu)圖圖3-44 JTAG BST系統(tǒng)與與系統(tǒng)與與FLEX器件關(guān)聯(lián)結(jié)構(gòu)圖器件關(guān)聯(lián)結(jié)構(gòu)圖圖圖3-45 JTAG BST選擇命令模式時序選擇命令模式時序TAP控制器的命令模式有：控制器的命令模式有：SAMPLEPRELOAD指令模式指令模式EXTEST指令模式指令模式BYPASS指令模式指令模式IDCODE指令模式指令模式USERCODE指令模式指令模式管芯尺寸比較AlteraEPF10K100A相對管芯尺寸： 1.00.35 工藝4,992個邏

15、輯單元(LE)12 個EABXilinxXC4062XL相對管芯尺寸： 1.910.35 工藝相當于4,608個邏輯單元(LE)*沒有EABAlteraEPF10K100E相對管芯尺寸： 0.60.25 工藝4,992個邏輯單元(LE)12 個EAB* 1個 CLB 相當于 2 兩個LE工藝改進促使供電電壓降低0 02 24 46 68 8101019921992199319931994199419951995199619961997199719981998199919992000200020012001電壓電壓5.0 V3.3 V2.5 V1.8 V崩潰電壓崩潰電壓供電電壓供電電壓FPGA/

16、CPLD多電壓兼容系統(tǒng)內(nèi)核電壓 3.3V、2.5V或 1.8V 接受 2.5V、3.3V 或者 5.0V 輸入輸 出 電 位標準 Vccio資料來源：美國Altera公司0%0%20%20%40%40%60%60%80%80%100%100%199219921993199319941994199519951996199619971997199819981999199920002000200120015.0 V3.3 V2.5 V1.8 V初始設(shè)計百分比初始設(shè)計百分比FPGA/CPLD不同芯核電壓器件流行趨勢 3.7.2 使用使用PC并行口配置并行口配置FPGA圖圖3-49 FLEX10K PS

17、模式配置時序模式配置時序 圖圖3-50 多多FPGA芯片配芯片配置電路置電路 FLEX、ACEX、APEX等系列 FPGA器件配置連線圖 注意：1、不要忘了將多片配 置 控制信號nCE 引 腳接地！2、作為PS配置模式， 不要忘了將配置模式 控制信號腳MSEL1和 MSEL0都接地！FLEX、ACEX、APEX系列系列FPGA 配置電路配置電路 FPGA Passive Serial Configuration 被動串行配置模式被動串行配置模式10針標準配置/下載接口通過配置電路后與PC機的并行接口相接對FPGA配置主系統(tǒng)通用10針標準配置/下載接口目標板10針標準配置接口PIN1OTP配置器

18、件配置器件插座插座圖圖3-51 FPGA使用使用EPC配置器件的配置時序配置器件的配置時序 3.7.3 用專用配置器件配置用專用配置器件配置FPGA圖圖3-52 FPGA的配置電路原理圖的配置電路原理圖OTP配置器件配置器件：EPC1441、EPC1、EPC1213等等 FPGA配置器件配置器件 FPGA的OTP配置器件 使用方法選擇Global Project Device項 編譯前選擇配置器件編譯前選擇配置器件注意，被編譯文件的工程名為“DAC”，因此，其配置文件名應(yīng)該為“ DAC . POF ”對于低芯核電壓FPGA（如EP1K30），需選擇此項，電路中的配置芯片應(yīng)該接3.3V工作電壓。

19、選擇配置芯片的型號為EPC1PC8選擇PS模式 編編 譯！譯！選擇配置器件生產(chǎn)商 打開通用編程器編程窗打開通用編程器編程窗選擇器件類型選擇器件型號器件接插方式進入工程文件夾，選擇編程文件選擇編程文件雙擊編程文件后，進入“File type”窗，選擇文件類型為“POF”：Programming Output File編程緩沖器中的DAC.POF文件碼注意文件芯片型號是否對！打開編程窗口編程窗開始編程將編程完畢的配置器件插在相應(yīng)的電路系統(tǒng)上3.7.4 用專用配置器件配置用專用配置器件配置FPGA圖圖3-53 EPC2配置配置FPGA的電路原理圖的電路原理圖EPC2可以多次重復(fù)編可以多次重復(fù)編程，且

20、是程，且是isp方式編程方式編程外部上拉電阻1K X 5 FPGA的ispFLASH配置器件 EPC2/4/8/16使用方法如果沒有使用外部上拉電阻，則必須選擇此項選擇配置器件型號：EPC2LC20 編編 譯！譯！編程前，首先打開編程器窗口然后用鼠標雙擊此文件名于是彈出編程文件選擇窗雙擊此編程文件名：DAC .POF這是對FPGA的配置文件對EPC2編程文件名編程器件名開始編程EPC2器件EPC2的編程口3.7.4 使用單片機配置使用單片機配置FPGA圖圖3-54 MCU用用PPS模式配置模式配置FPGA電路電路圖圖3-55 單片機使用單片機使用PPS模式配置時序模式配置時序圖圖3-56 用用89C52進行配置進行配置單片機產(chǎn)生配置時序、讀取EPROM中的配置數(shù)據(jù)EPROM中放置多個不同功能的配置文件對FPGA進行配置FPGA的配置和重配置的配置和重配置 （RECONFIGURATION）PC機FPGA應(yīng)用電路系統(tǒng)應(yīng)用電路系統(tǒng)CPU/CPLDCPU/CPLD 大容量大容量ROM/EPROM/ROM/EPROM/FLASHFLASH芯片芯片F(xiàn)PGA應(yīng)用電路系統(tǒng)應(yīng)用電路系統(tǒng)CPU/CPLDCPU/CPLD RAMRAM方案1方案21 1、通用編程器、通用編程器2 2、通用仿真器、通用仿真器3 3、虛擬儀表、虛擬儀