集成電路常用器件版圖

1、集成電路版圖設(shè)計(jì)與驗(yàn)證第六章 集成電路常用器件版圖5.1 MOS器件常見版圖畫法v1、大尺寸MOS版圖布局v大寬長(zhǎng)比的晶體管：獲得大的驅(qū)動(dòng)能力。v單管布局：柵很長(zhǎng)，寄生電阻增加，導(dǎo)致晶體管各個(gè)位置的導(dǎo)通不同步。v指狀交叉（finger）方式v將與非門設(shè)計(jì)成指狀構(gòu)造示例5.1 MOS器件常見版圖畫法v2、倒比管版圖布局v管子的寬長(zhǎng)比小于1v利用倒比管溝道較長(zhǎng)，電阻較大的特點(diǎn)，可以起到上拉電阻的作用。v應(yīng)用：開機(jī)清零電路。5.1 MOS器件常見版圖畫法v3、MOS器件的對(duì)稱性v對(duì)稱意味著匹配，是模擬集成電路版圖布局重要技巧之一。v包括器件對(duì)稱、布局連線對(duì)稱等。v（1）匹配器件相互靠近放置：減小工藝

2、過程對(duì)器件的差異。v（2）匹配器件同方向性：不同方向的MOS管在同一應(yīng)力下載流子遷移率不同。5.1 MOS器件常見版圖畫法v（3）匹配器件與周圍環(huán)境一致：虛設(shè)器件，避免刻蝕程度的不同。5.1 MOS器件常見版圖畫法v（4）匹配器件使用同一單元：根器件法v對(duì)于不同比例尺寸的MOS管，盡量使用同一單元進(jìn)行復(fù)制組合，這樣，加工的適配幾率就會(huì)減小。5.1 MOS器件常見版圖畫法v（5）匹配器件共中心性：又稱為四方交叉v在運(yùn)算放大器的輸入差分對(duì)中，兩管的寬長(zhǎng)比都比較大。v采用四方交叉的布局方法，使兩個(gè)管子在X軸上產(chǎn)生的工藝梯度影響和Y軸上的工藝梯度影響都會(huì)相互抵消。v將M1和M2分別分成兩個(gè)寬度為原來寬

3、度一半的MOS管，沿對(duì)角線放置后并聯(lián)。5.1 MOS器件常見版圖畫法5.2 電阻常見版圖畫法v無源電阻：采用對(duì)半導(dǎo)體進(jìn)行摻雜的方式制作的電阻。（本次課只介紹無源電阻）v有源電阻：利用晶體管的不同工作區(qū)表現(xiàn)出來的不同電阻特性來做電阻。v1、電阻的分類v摻雜半導(dǎo)體電阻：擴(kuò)散電阻和例子注入電阻v薄膜電阻：多晶硅薄膜電阻和合金薄膜電阻5.2 電阻常見版圖畫法v（1）離子注入電阻v采用離子注入方式對(duì)半導(dǎo)體摻雜而得到的電阻。v可以精確控制摻雜濃度和深度，阻值容易控制且精度很高。分為P+型和N+型電阻。v（2）多晶硅薄膜電阻v摻雜多晶硅薄膜電阻的放開電阻較大，是集成電路中最常用到的一種電阻。5.2 電阻常見

4、版圖畫法v2、電阻的版圖設(shè)計(jì)v（1）簡(jiǎn)單的電阻版圖v電阻的阻值v電阻的阻值=電阻的方塊數(shù)方塊電阻。v這種阻值計(jì)算比較粗糙，沒有計(jì)入接觸孔電阻和頭區(qū)電阻。RWLRdd5.2 電阻常見版圖畫法v（2）高阻值第精度電阻版圖v對(duì)上拉電阻和下拉電阻：對(duì)電阻阻值以及匹配要求不是太高，只需要高阻值。v狗骨型或折彎型v圖7.115.2 電阻常見版圖畫法v（3）高精度電阻版圖設(shè)計(jì)方法之一：虛設(shè)器件v對(duì)電阻精度及匹配要求較高的電路：基準(zhǔn)電路；運(yùn)算放大器的無源負(fù)載。v首選多晶硅電阻。v虛設(shè)器件（Dummy Device）5.2 電阻常見版圖畫法v在需要匹配的器件兩側(cè)或周圍增加虛設(shè)器件，防止邊上的器件被過多的可是，引

5、起不匹配。v對(duì)于既有精度要求，又有匹配要求的電阻，可以將這兩個(gè)電阻交互排列放置。圖7.165.2 電阻常見版圖畫法v（3）高精度電阻版圖設(shè)計(jì)方法之二：電阻單元的復(fù)用v與MOS管類似，電阻也最好使用某一單元進(jìn)行利用，通常選取一段寬度長(zhǎng)度合適，受工藝影響、溫度影響總體性能較優(yōu)的一段電阻作為通用電阻，然后通過串聯(lián)、并聯(lián)，獲得其他阻值的電阻。圖7.175.2 電阻常見版圖畫法5.2 電阻常見版圖畫法5.2 電阻常見版圖畫法5.2 電阻常見版圖畫法v對(duì)于無法使用串、并聯(lián)關(guān)系來構(gòu)建的電阻，可以在單元電阻內(nèi)部取部分進(jìn)行構(gòu)建。v圖7.18的實(shí)現(xiàn)方式。電阻匹配設(shè)計(jì)總結(jié)v（1）采用同一材料來制作匹配電阻v（2）匹

6、配電阻的寬度要相同，且要足夠?qū)挕（3）匹配的電阻要緊密靠近v（4）在匹配電阻陣列的兩端要放置Dummy電阻。v（5）不要使用較短的電阻區(qū)塊，一般的方塊數(shù)為5個(gè)，高精度多晶硅電阻總長(zhǎng)度至少為50微米。5.3 電容版圖設(shè)計(jì)v集成電路中的電容存在很多，有專門設(shè)計(jì)的電容，也有寄生電容。v如相鄰兩層金屬重疊會(huì)形成電容vMOS管的柵和溝道之間會(huì)形成電容v1、電容的分類vMOS管電容、多晶硅-N阱電容、精度較高的多晶硅-多晶硅電容（PIP）以及金屬-金屬電容（MIM）5.3 電容版圖設(shè)計(jì)v（1）MOS電容v通常在濾波電路中使用，精度不高，誤差可達(dá)20%左右。v將MOS管的源和漏接在一起，作為一個(gè)極板，柵作

7、為一個(gè)極板。vMOS管工作在積累區(qū)。v柵氧化層較薄，因此電容較大。5.3 電容版圖設(shè)計(jì)v（2）阱電容v多晶硅和阱之間形成電容v下極板與襯底之間存在寄生電容，精度不高。v（3）PIP電容v多晶硅-二氧化硅-多晶硅結(jié)構(gòu)v可以通過控制氧化層的質(zhì)量和厚度，精確控制電容值。v做在場(chǎng)氧區(qū)，電容值較小。5.3 電容版圖設(shè)計(jì)v（4）MIM電容v金屬層之間距離較大，因此電容較小。v減小電容面積、提高電容值：疊層金屬電容器，即將多層金屬平板垂直的堆疊在一起，將奇數(shù)層和偶數(shù)層金屬分別連在一起，形成兩個(gè)梳狀結(jié)構(gòu)的交叉。圖7.21vPIP和MIM電容由于下極板與襯底距離較遠(yuǎn)，寄生電容較小，精度較好。5.3 電容版圖設(shè)計(jì)

8、v2、電容版圖設(shè)計(jì)v一般電路對(duì)電容精度要求不高，因此通常電容是最后設(shè)計(jì)的。v圖7.22，“比例電容版圖”：兩個(gè)電容進(jìn)行匹配。將較小的電容放置中心位置，以保證周圍環(huán)境一致性。5.4 二極管版圖v集成電路中普遍存在二極管。vpsub-nwell二極管：P型襯底和N阱之間存在二極管。為了保證所有的二極管反偏，需要將襯底接低電位，N阱接高電位。vSp-nwell二極管：N阱和N阱中的P+擴(kuò)散區(qū)形成的二極管。5.4 二極管版圖v利用二極管的反向擊穿效應(yīng)，可以用來做芯片的ESD（Elctro-Static Discharge，靜電釋放）保護(hù)。v二極管的反向擊穿電壓一般在68V，因此當(dāng)使用ESD時(shí)，下一級(jí)的

9、最大電壓也被嵌位在反向擊穿電壓。v圖7.26：梳狀二極管。v用作ESD的二極管的面積較大，且畫成環(huán)形結(jié)構(gòu)。5.5 保護(hù)環(huán)版圖v保護(hù)環(huán)（guard ring）是有N+型的接觸孔或P+型的接觸孔轉(zhuǎn)成環(huán)狀，將所包圍的器件與環(huán)外的器件隔離開來，所以叫做保護(hù)環(huán)。v保護(hù)環(huán)的作用：隔離噪聲，保護(hù)敏感電路不受外界干擾；防止閂鎖效應(yīng)。5.5 保護(hù)環(huán)版圖v1、隔離噪聲v模擬電路的噪聲一般來自襯底，噪聲源會(huì)對(duì)敏感電路造成影響。v圖7.27：通過P+接觸孔吸收來自襯底的噪聲。5.5 保護(hù)環(huán)版圖v2、防止閂鎖效應(yīng)v閂鎖效應(yīng)是由CMOS工藝中的計(jì)生效應(yīng)引起的，對(duì)電路可靠性非常重要，一旦發(fā)生閂鎖，不僅電路無法正常工作，還會(huì)

10、因大電流引起芯片過熱，造成物理破壞。v圖7.29：寄生效應(yīng)電路。v圖7.30：多數(shù)載流子保護(hù)環(huán)，吸收外來的多數(shù)載流子，避免寄生三極管的發(fā)射極被正偏。5.6 焊盤版圖v焊盤（pad）集成電路與外接環(huán)境之間的接口。v除了壓焊塊之外，焊盤還具有輸入保護(hù)、內(nèi)外隔離、對(duì)外驅(qū)動(dòng)等接口功能。v通常由最上層兩層金屬重疊而成。v圖7.31，7.32I/0 PAD 輸入輸出單元（補(bǔ)充）輸入輸出單元（補(bǔ)充）v承擔(dān)輸入、輸出信號(hào)接口的I/O單元就不僅僅是壓焊塊，而是具有一定功能的功能塊。這些功能塊擔(dān)負(fù)著對(duì)外的驅(qū)動(dòng)，內(nèi)外的隔離、輸入保護(hù)或其他接口功能。v這些單元的一個(gè)共同之處是都有壓焊塊，用于連接芯片與封裝管座。為防止

11、在后道劃片工藝中損傷芯片，通常要求I/O PAD的外邊界距劃片位置100m左右。I/0 PAD 輸入輸出單元（補(bǔ)充）輸入輸出單元（補(bǔ)充）v任何一種設(shè)計(jì)技術(shù)的版圖結(jié)構(gòu)都需要焊盤輸入/輸出單元（I/OPAD）。不論門陣列、標(biāo)準(zhǔn)單元結(jié)構(gòu)還是積木塊結(jié)構(gòu)，它們的I/OPAD都是以標(biāo)準(zhǔn)單元的結(jié)構(gòu)形式出現(xiàn)，這些I/O PAD通常具有等高不等寬的外部形狀，各單元的電源、地線的寬度和相對(duì)位置是統(tǒng)一的。 輸入單元輸入單元 輸入單元主要承擔(dān)對(duì)內(nèi)部電路的保護(hù)，一般認(rèn)為外部信號(hào)的驅(qū)動(dòng)能力足夠大，輸入單元不必具備再驅(qū)動(dòng)功能。因此，輸入單元的結(jié)構(gòu)主要是輸入保護(hù)電路。 輸入單元版圖雙二極管、電阻電路 單二極管、電阻電路 輸入

12、單元v從版圖可以看到，這樣的一個(gè)簡(jiǎn)單電路，其版圖形式比我們?cè)谇懊婵吹降拈T陣列版圖復(fù)雜了許多。這樣的版圖設(shè)計(jì)不僅僅是考慮了電路所要完成的功能，而且充分地考慮了接口電路將面對(duì)的復(fù)雜的外部情況，考慮了在器件物理結(jié)構(gòu)中所包含的寄生效應(yīng)。v希望通過這樣的輸入電路，使集成電路內(nèi)部得到一個(gè)穩(wěn)定、有效的信號(hào)，阻止外部干擾信號(hào)進(jìn)入內(nèi)部邏輯。輸出單元輸出單元v輸出單元的主要任務(wù)是提供一定的驅(qū)動(dòng)能力，防止內(nèi)部邏輯過負(fù)荷而損壞。另一方面，輸出單元還承擔(dān)了一定的邏輯功能，單元具有一定的可操作性。與輸入電路相比，輸出單元的電路形式比較多。（1 1）反相輸出）反相輸出 I/OI/OPADPAD 顧名思義，反相輸出就是內(nèi)部信

13、號(hào)經(jīng)反相后輸出。這個(gè)反相器除了完成反相的功能外，另一個(gè)主要作用是提供一定的驅(qū)動(dòng)能力。 （1 1）反相輸出）反相輸出 I/OI/OPADPADv為防止觸發(fā)CMOS 結(jié)構(gòu)的寄生可控硅效應(yīng)燒毀電路，該版圖采用了P+隔離環(huán)結(jié)構(gòu)，并在隔離環(huán)中設(shè)計(jì)了良好的電源、地接觸。v因?yàn)镸OS 管的寬長(zhǎng)比比較大，版圖采用了多柵并聯(lián)結(jié)構(gòu)，源漏區(qū)的金屬引線設(shè)計(jì)成叉指狀結(jié)構(gòu)，電路中的NMOS 管和PMOS 管實(shí)際是由多管并聯(lián)構(gòu)成，采用了共用源區(qū)和共用漏區(qū)結(jié)構(gòu)。（1 1）反相輸出）反相輸出 I/OI/OPADPADv考慮到電子遷移率比空穴約大2.5 倍，所以，PMOS 管的尺寸比NMOS 管大，這樣可使倒相器的輸出波形對(duì)稱。

14、v下圖是將金屬鋁引線去除后的版圖形式，通過這個(gè)圖可以清楚的看到器件的并聯(lián)結(jié)構(gòu)和重?fù)诫s隔離環(huán)的結(jié)構(gòu)。（1 1）反相輸出）反相輸出 I/OI/OPADPAD5.7 電源和地線版圖v圖7.33：電源和地線布局。v內(nèi)部電路完全設(shè)計(jì)完畢后，最后開始布焊盤的電源和地線。vVDD和VSS處于對(duì)角線位置，最外一圈是VSS線，較里一圈是VDD線，輸入輸出PAD位于它們之間。5.8 連線v多晶硅：電阻率較大，可以作為數(shù)字電路門內(nèi)部連線，或者在小模塊內(nèi)作為近距離連線。v金屬AL：既可以在小模塊內(nèi)部使用，也可以作為模塊間的連線。v1、金屬線的寬度：要考慮工藝允許的最大電流密度，防止流過金屬的電流過大。v合并單元后，金

15、屬線加寬，可以使用多層金屬重疊。5.8 連線v2、金屬布線v為防止寄生效應(yīng)，相鄰兩層金屬應(yīng)交叉布線。v金屬折線一般不要走小于900的折線。建議取1350的折線。v3、片內(nèi)電源和地線v將所有的PMOS管放在一起，共用電源線；所有的NMOS管放在一起，共用地線。5.8 連線v相鄰兩行的數(shù)字電路共用一個(gè)電源或地線，這樣電源和地線就形成了叉指布線的方式。v圖7.355.9 靜電保護(hù)v多數(shù)多數(shù)CMOS集成電路的輸入端是直接接到柵上。而集成電路的輸入端是直接接到柵上。而懸浮的輸入端很容易受到較高感應(yīng)電位的影響。人懸浮的輸入端很容易受到較高感應(yīng)電位的影響。人體的靜電模型可以簡(jiǎn)化成對(duì)地的體的靜電模型可以簡(jiǎn)化成

16、對(duì)地的100 PF電容串聯(lián)一電容串聯(lián)一個(gè)個(gè)1.5 k的電阻，在干燥氣氛下的電阻，在干燥氣氛下 可能在可能在100 PF上上感應(yīng)出較高的靜電電位，感應(yīng)出較高的靜電電位， 由于存儲(chǔ)的能量與電位的由于存儲(chǔ)的能量與電位的平方成正比，所以存儲(chǔ)在人體等效電容中的能量很平方成正比，所以存儲(chǔ)在人體等效電容中的能量很大，約大，約0.2毫焦耳。較高的靜電電位和較高的能量會(huì)毫焦耳。較高的靜電電位和較高的能量會(huì)引起引起CMOS電路的靜電失效。電路的靜電失效。ESD（Electrostatic discharge）v靜電放電靜電放電(ESD)引起的失效的原因主要有兩引起的失效的原因主要有兩種：一種是電流過大而引起的種：一種是電流過大而引起的熱失效熱失效；一種；一種是由于過大的電壓直接引起柵氧化層的擊穿，是由于過大的電壓直接引起柵氧化層的擊穿，或者說是或者說是電失效電失效。熱失效是由于局部電流集。熱失效是由于局部電流集中而形成較大的熱量，使器件局部金屬互連中而形成較大的熱量，使器件局部金屬互連線熔化或芯片出現(xiàn)熱斑。從而引起二次擊穿。線熔化或芯片出現(xiàn)熱斑。從而引起二次擊穿。電失效是由于保護(hù)不當(dāng)使較大的電壓直接電失效是由于保護(hù)不當(dāng)使較大的電壓直接加到脆弱的薄氧化層上，引起介質(zhì)擊穿或表加到脆弱的薄氧化層上，引起介質(zhì)擊