后端設(shè)計(jì)流程

1、后端設(shè)計(jì)流程 ASIC/SoC后端設(shè)計(jì)作業(yè)流程剖析Toshiba(美國(guó)) 秦曉凌Trident(上海) 潘中平關(guān)鍵詞 place route DSM megacell clock_tree STA OPT ECO 引言眾所周知,ASIC產(chǎn)品是從用硬件描述語(yǔ)言(verilog HDL,VHDL)開始進(jìn)行數(shù)字邏輯電路設(shè)計(jì)的,經(jīng)過相關(guān)的仿真、綜合出門級(jí)網(wǎng)表、驗(yàn)證直至完成電路布局布線并優(yōu)化,最終經(jīng)流片成功形成的芯片產(chǎn)品。隨著中國(guó)經(jīng)濟(jì)的持續(xù)穩(wěn)定地增長(zhǎng),國(guó)內(nèi)生產(chǎn)廠家對(duì)IC需求增長(zhǎng)勢(shì)頭強(qiáng)勁與自身設(shè)計(jì)IC能力薄弱的突出矛盾已經(jīng)被國(guó)家和企業(yè)認(rèn)識(shí)。為了緩解這一矛盾并更多地實(shí)現(xiàn)IC自主設(shè)計(jì),近兩年國(guó)內(nèi)陸續(xù)出現(xiàn)了一些

2、著名的傳統(tǒng)通信系統(tǒng)廠商設(shè)立的IC設(shè)計(jì)隊(duì)伍,以及歸國(guó)留學(xué)人員領(lǐng)頭創(chuàng)辦的創(chuàng)業(yè)型IC設(shè)計(jì)公司,他們大多數(shù)有相當(dāng)強(qiáng)的前端設(shè)計(jì)能力,但在IC后端設(shè)計(jì)領(lǐng)域的實(shí)踐經(jīng)驗(yàn)還較欠缺。在完成前端邏輯設(shè)計(jì)綜合出門級(jí)網(wǎng)表后,真正能做好后端設(shè)計(jì)的公司還不多,有的則通過委托設(shè)計(jì)服務(wù)的方式完成后端布局布線及流片。本文作者有多年從事覆蓋前后端IC設(shè)計(jì)全流程并有每年幾次成功流片數(shù)百萬(wàn)門級(jí)深亞微米SoC的經(jīng)驗(yàn),并擔(dān)任IC設(shè)計(jì)的項(xiàng)目管理工作,對(duì)國(guó)外大公司的設(shè)計(jì)流程十分熟悉,并愿意就積累的經(jīng)驗(yàn)與國(guó)內(nèi)同行分享交流,以利于國(guó)內(nèi)IC設(shè)計(jì)水平的提高。本文著重介紹國(guó)內(nèi)設(shè)計(jì)公司薄弱的后端設(shè)計(jì),介紹其流程并對(duì)在設(shè)計(jì)過程中的關(guān)鍵步驟進(jìn)行一些討論。傳統(tǒng)

3、的后端設(shè)計(jì)流程指的是從門級(jí)網(wǎng)表(gate level netlist)開始的，根據(jù)設(shè)計(jì)要求的不同,后端流程可以分為扁平流程(flat flow)和層次化流程(hierarchy flow)兩種，在深亞微米DSM(deep sub-micron)領(lǐng)域，又增加了布局加邏輯合成的前后端合二為一的扁平流程(flat flow)和分層流程(hierarchy flow)。我們首先介紹傳統(tǒng)的兩種后端流程。前后端合一的流程將作為另一個(gè)專題在以后討論。一、扁平流程(Flat flow)介紹 最簡(jiǎn)單的后端設(shè)計(jì)是扁平(flat)流程，一般四百萬(wàn)門以下的設(shè)計(jì)均可使用這一流程。芯片設(shè)計(jì)的最高境界是設(shè)計(jì)完成后一次性投片

4、(Tape Out)成功,這一成功必須建立在正確的前端電路邏輯設(shè)計(jì)和科學(xué)合理及高效的后端布局布線上,要想獲得最后的成功,設(shè)計(jì)階段就來不得帶有半點(diǎn)的僥幸心態(tài),否則就算在電路功能上滿足設(shè)計(jì)要求,在參數(shù)性能上的任何失誤也是導(dǎo)致返工的重要因素。因此,后端設(shè)計(jì)階段很難保證一遍成功，走幾個(gè)來回是常事，要期望在最終投片時(shí)一次成功,就需要在設(shè)計(jì)階段多下工夫。我們不妨給這些大循環(huán)起個(gè)名字，第一輪叫試驗(yàn)(trial),第二輪叫首次簽收(first Sign Off), 第三輪叫最后簽收(final Sign Off),每輪包括的前后端設(shè)計(jì)主要任務(wù)和結(jié)果如表一所示。不同的循環(huán)應(yīng)該有不同的側(cè)重點(diǎn)，為了節(jié)省時(shí)間，這些大

5、循環(huán)還應(yīng)該盡可能安排前后端設(shè)計(jì)同步進(jìn)行。Trial：80%模塊設(shè)計(jì)完成數(shù)據(jù)庫(kù)準(zhǔn)備，流程確認(rèn)，流程運(yùn)行中問題的解決，主要設(shè)計(jì)數(shù)據(jù)(芯片大小，總體布局，大體時(shí)序)的可行性確認(rèn)First Sign Off：100%設(shè)計(jì)，DFT，I/O完成數(shù)據(jù)庫(kù)已確定，時(shí)序收斂基本完成，沒有大的擁塞(congestion)Final Sign Off：最后細(xì)小的功能修改，時(shí)序收斂 所有時(shí)序和布局布線問題解決我們?cè)诤?jiǎn)單介紹每一步工作的同時(shí)，著重介紹應(yīng)該注意的問題，遇到的困難和解決的方法。A. 質(zhì)量檢查(Quality check) 在流程的開始，至少有三樣?xùn)|西需要前端工程師提供：門級(jí)網(wǎng)表(gate level netl

6、ist),時(shí)序約束(timing constraint)和時(shí)序分析報(bào)告(timing analysis report)。其中網(wǎng)表文件是最重要的，拿到它之后，先不要急于將它放到后端EDA軟件里去，而是要先檢查一下它的質(zhì)量，確認(rèn)已消除哪怕是細(xì)小的錯(cuò)誤/瑕疵,比如檢查有無以下情況：文法錯(cuò)誤，連接短路，無任何連接的net，無驅(qū)動(dòng)的輸入引腳(pin)，assign語(yǔ)句， wire類型以外的net，使用了由開始的特別字符，數(shù)據(jù)總線的寫法，名字的長(zhǎng)度等，不同的廠家和軟件對(duì)此都會(huì)有一些限制，為了后續(xù)工作的方便，建議定義一套比較嚴(yán)格的網(wǎng)表書寫規(guī)則。例如：不許有無任何連接的net和無驅(qū)動(dòng)的輸入pin，無assig

7、n語(yǔ)句，只允許線(wire)型net，所有名字只許使用大小寫英文字母，數(shù)字和下劃線，頭一個(gè)文字是英文字母，長(zhǎng)度小于1024，模塊之間的調(diào)用一律使用explicit格式。這些要求看似繁瑣，但是只要事先同前端工程師說明，在做邏輯合成之前設(shè)定好幾個(gè)參數(shù)就可以了，并不增加他們的工作量。其次要看設(shè)計(jì)是否需要DFT(可測(cè)試性)，ATPG(自動(dòng)測(cè)試格式生成)，如果要的話，檢查是否符合掃描鏈(scan chain)和存儲(chǔ)器內(nèi)建自測(cè)(memBist:Memory BIST)的設(shè)計(jì)要求。然后要仔細(xì)閱讀拿到的時(shí)序約束(timing constrain)文件，檢查時(shí)序設(shè)定是否完整、合理。最后要流覽時(shí)序分析報(bào)告，如果有

8、setup violation(setup 沖突)存在的話，一般不允許大于時(shí)鐘周期的10%，hold violation暫時(shí)可以不解決，留到布線后再去除。B.I/O單元布置(I/O Place) 按順序擺放I/O PAD本不是難事，但是如果考慮到內(nèi)部各模塊的位置、電源PAD 的個(gè)數(shù)和種類時(shí)，有時(shí)排放I/O PAD也要仔細(xì)斟酌才行。不同種類的信號(hào)PAD需要不同種類的電源，有些相同電壓的電源也是不能共用的，特別是模擬信號(hào)及其電源本身都需要與其它信號(hào)隔離,電源PAD的個(gè)數(shù)計(jì)算要兼顧芯片封裝的最低要求和芯片內(nèi)部的功耗。近兩年常用的一種叫倒裝片(flip chip)封裝，其核心電路的供電不象傳統(tǒng)的芯片由

9、四周的電源PAD供電，而是由芯片中部的電源PAD直接從頂部灌到芯片中去，這種設(shè)計(jì)大大降低了對(duì)四周電源PAD的個(gè)數(shù)要求。在試驗(yàn)輪(trial)時(shí)如果無法確定PAD個(gè)數(shù)、種類和位置，可以暫時(shí)跳過這步，并同時(shí)無視與PAD直接相連net的時(shí)序。C. 兆單元布置(Megacell Place) ADC、DAC、PLL、memory這類部件屬于兆單元或稱巨集（megacell），所有的后端EDA布局軟件都有自動(dòng)放置兆單元（megacell）的功能，但是很少聽說廠家建議用戶去相信自動(dòng)放置后的結(jié)果，基本上來講，在有五個(gè)以上兆單元（megacell）的設(shè)計(jì)中，這一步屬于手工勞動(dòng)。排放前要同前端工程師溝通，了解運(yùn)

10、算數(shù)據(jù)的流向、各大模塊間的關(guān)系和位置,依此來決定兆單元（megacell）的大體位置。在逐一放置各個(gè)兆單元（megacell）時(shí)，要考慮其引腳（pin）的位置、方向、數(shù)量及相互間的對(duì)應(yīng)關(guān)系，因?yàn)檎讍卧╩egacell）常常會(huì)禁止幾層金屬布線層的使用，所以要注意給穿過它的信號(hào)線留有足夠的空間，特別是兆單元（megacell）之間的距離。如果兆單元（megacell）本身沒有電源環(huán)(power ring)，則要在它四周留下更大的空間以備加環(huán)。環(huán)的寬度由廠商提供的公式，依速度、數(shù)據(jù)變化率求得。有些軟件可以將相鄰的幾個(gè)兆單元（megacell）合在一起做個(gè)環(huán)以節(jié)省空間，此時(shí)公共環(huán)的寬度應(yīng)該是各個(gè)單獨(dú)

11、環(huán)寬度中最大者。常見的布局規(guī)劃(floor plan)方法是兆單元 (megacell)放在四周，標(biāo)準(zhǔn)單元(standard cell)放在中間。留給標(biāo)準(zhǔn)單(standard cell)的空間形狀以方形為好，應(yīng)盡量避免采用預(yù)留L形，U形或幾個(gè)分離的標(biāo)準(zhǔn)單元(standard cell)空間方法。但是這也不可以一概而言，它和設(shè)計(jì)本身關(guān)系密切，要依據(jù)情況分析而定。兆單元（megacell）的排放極其重要，它可以決定后期工作的難易，建議在此多花工夫，找專家商量一下，力求精益求精。D.行通道生成(Row Generation) 行通道（Row）是為放標(biāo)準(zhǔn)單元(standard cell)用的，其整體形

12、狀已經(jīng)被兆單元（megacell）的位置大致決定，行通道（row）和兆單元（megacell）之間要留有一定的空間，以利于兆單元（megacell）的信號(hào)連線。在兆單元（megacell）之間做少許行通道（row），以備連線過長(zhǎng)，加緩沖器接力，或生成時(shí)鐘樹時(shí)使用。E.電源布線(Power Routing) 電源布線前的功耗估算不是一件簡(jiǎn)單的事情，過于保守則功耗過大，芯片封裝無法承受，過于樂觀則有供電不足而影響速度的危險(xiǎn)，到底什么才是合適的功耗只有在芯片做成之后才知道。建議在管腳和面積允許的范圍之內(nèi)多留一些富裕。電源布線時(shí)依各個(gè)模塊的功耗不同，布線密度并不相同。布線完了，應(yīng)該用IR drop 檢

13、驗(yàn)整體的供電情況。在傳統(tǒng)的通過四周管腳供電、標(biāo)準(zhǔn)單元(standard cell)放在中央的設(shè)計(jì)中，標(biāo)準(zhǔn)單元(standard cell)集中的row的四周應(yīng)該考慮加一圈電源環(huán)，環(huán)的寬度按如下方法計(jì)算:環(huán)的寬度= 所有row的電源線寬度之和 / 四周直接供電電源條數(shù)之和E.布局(Placement) 布局主要指的是如何合理地放置標(biāo)準(zhǔn)單元(standard cell)，我們并不希望軟件過多地移動(dòng)已經(jīng)放好的兆單元（megacell）。布局可以簡(jiǎn)單地根據(jù)cell的連接進(jìn)行，也可以根據(jù)時(shí)序要求來做，還可以以擁塞程度(congestion)為主進(jìn)行。隨著芯片速度的提高，越來越多的人首先選擇按時(shí)序要求來布

14、局，這時(shí)，先前入手的時(shí)序約束(timing constrain)就派上用場(chǎng)了。在布局開始之前，有人喜歡做一些分組(group)或分區(qū)(region)，其好處是可以告訴布局軟件一個(gè)大致的擺放范圍，但是有一點(diǎn)要記住，這種作法會(huì)同所給的時(shí)序要求發(fā)生矛盾，特別是對(duì)邊界的連接單元(cell)。所以建議在定義分組(group)或分區(qū)(region)時(shí)，盡量寬松一些，并允許一定百分比的單元(cell)放在分組(group)或分區(qū)(region)之外，這樣做的結(jié)果同所謂的變形蟲(amoeba)布局有同樣的效果。如果使用有時(shí)序要求的布局，而布局用的時(shí)序引擎(timing engine)與布線或計(jì)算延遲用的引擎(

15、engine)不一樣，則要注意引擎(engine)之間的計(jì)算誤差，它們有時(shí)會(huì)有10倍之差。如何有效地減小誤差是一件技術(shù)性很強(qiáng)的工作，因?yàn)檫@常常涉及到數(shù)據(jù)庫(kù)中最底層參數(shù)的變動(dòng)。不同的軟件多少都會(huì)留幾個(gè)相關(guān)的參數(shù)用來調(diào)整誤差。要謹(jǐn)慎使用兩三年前出售的布局軟件中的再優(yōu)化功能，先作個(gè)小的驗(yàn)證后再?zèng)Q定是否使用。如果有掃描鏈(scan chain)，可以考慮在此時(shí)按照單元(cell)的物理位置做一次重新排序，以減少不必要的連線長(zhǎng)度。但是在空間不緊張的情況下，不做掃描鏈(scan chain)重新排序也未嘗不可，畢竟它要花費(fèi)時(shí)間，還要重新生成測(cè)試向量。F.時(shí)鐘樹(Clock Tree) 我們將時(shí)鐘樹(clo

16、ck tree)和緩沖器樹(buffer tree)合在一起，并且著重討論時(shí)鐘樹(clock tree)，因?yàn)槎叩膮^(qū)別是緩沖器樹(buffer tree)一般只考慮驅(qū)動(dòng)能力而不在乎樹的延遲。和扭曲(skew)等問題，它主要用于復(fù)位(reset),掃描使能(scan enable)等無時(shí)序要求的連線。所以知道了如何做時(shí)鐘樹，再來做緩沖器樹就變得容易多了。做時(shí)鐘樹會(huì)碰到以下幾項(xiàng)必要的指標(biāo)：樹的根結(jié)點(diǎn)、時(shí)鐘周期、樹的最大延遲、樹的最小延遲、扭曲(skew)、傳遞時(shí)間(transition time)和緩沖器的種類 。還有一些可選項(xiàng)：特別要作葉子的結(jié)點(diǎn)(leaf pin)、特別不要作葉子的結(jié)點(diǎn) (e

17、xcluded pin)和特別需要保留在時(shí)鐘樹里的單元（cell）保護(hù)單元:（preserved cell）等。搞清楚各個(gè)指標(biāo)的優(yōu)先順序，按其特點(diǎn)設(shè)定一組特別的參數(shù)，可以檢測(cè)出軟件的潛在能力。比如CADENCE的CTGen，如果設(shè)定樹的最小延遲為0.0ns, 樹的最大延遲為0.1ns, 扭曲（skew）為0.0ns或是設(shè)定樹的最小延遲為0.0ns, 樹的最大延遲為10.0ns, 扭曲（skew）為0.0ns，在這兩種不近情理的極端情況下，可以得到最小延遲和最小扭曲（skew）的時(shí)鐘樹。時(shí)鐘樹對(duì)位置十分敏感，有時(shí)稍微調(diào)整一下中間幾個(gè)單元(cell)的位置就會(huì)得到意想不到的好結(jié)果。這是一種需要多實(shí)

18、踐，多摸索的經(jīng)驗(yàn)。再?gòu)?fù)雜一些的問題有：門時(shí)鐘(gated clock),生成時(shí)鐘(generated clock),多時(shí)鐘(multiple clock)和時(shí)鐘樹與時(shí)鐘樹之間的扭曲(skew)。一般軟件可以自動(dòng)處理gated clock，但是不一定會(huì)處理generated clock 和multiple clock，解決方法是：讓軟件做兩次樹的生成，第一次生成主要的樹，第二次生成另一個(gè)，并在已經(jīng)做好的樹的根結(jié)點(diǎn)上加一個(gè)特別的延遲，對(duì)于時(shí)鐘樹與時(shí)鐘樹之間的扭曲(skew),如果軟件不會(huì)自行處理，則要用樹的最大最小延遲來控制。最后提醒一句：做時(shí)鐘樹時(shí)也要計(jì)算線間延遲，所以同樣會(huì)有布局中提到的不同時(shí)

19、序引擎(timing engine)之間的誤差的問題。最近有些軟件會(huì)利用時(shí)鐘扭曲(clock skew)幫助解決setup沖突(setup violation)，其結(jié)果是時(shí)鐘扭曲(clock skew)很大，但是時(shí)序很好。G.靜態(tài)時(shí)序分析和優(yōu)化(STA & OPT) 到此我們已經(jīng)有了一個(gè)完整的布局結(jié)果，如果沒有擁塞(congestion)問題，就可以按預(yù)估線長(zhǎng)提取延遲數(shù)據(jù)作靜態(tài)時(shí)序分析和再優(yōu)化了。此時(shí)要注意的問題有：延遲數(shù)據(jù)的精度和誤差、靜態(tài)時(shí)序分析所用條件的更改，例如把理想時(shí)鐘(ideal clock)變成傳播時(shí)鐘(propagated clock)、輸入(input)和輸出(output)

20、延遲的更改、再優(yōu)化時(shí)是否提供了詳細(xì)的布局信息和所用時(shí)序引擎(timing engine)之間的誤差等。再優(yōu)化軟件的選擇非常重要，好的軟件可以很快達(dá)到收斂的目的，差的軟件會(huì)一遍一遍地繞圈，浪費(fèi)很多時(shí)間。軟件的好壞與設(shè)計(jì)和工藝密切相關(guān)，很難一概而論，若要更詳細(xì)的資料，請(qǐng)留意參閱本文作者在其它同期IC相關(guān)刊物上發(fā)表的文章EDA工具的選擇。事先對(duì)再優(yōu)化軟件作個(gè)性能評(píng)估是明智和必要的.H.布局工程變更(Placement ECO) 通常我們說ECO是指所變更(包括增加和刪除)單元(cell)的總數(shù)少于10%的情況，太大的變更建議從頭再來一遍。如果不想變更時(shí)鐘樹，則要求ECO沒有觸發(fā)器的增減和位置的挪動(dòng)，

21、但是可以允許變更現(xiàn)有觸發(fā)器的大小(size up/down) ，如果時(shí)鐘樹尚未布線。而一般的邏輯組合單元(cell)則可以作任何的修改。布局變更(Placement ECO)和靜態(tài)時(shí)序分析和再優(yōu)化(STA&OPT)可以多次循環(huán)，直到?jīng)]有大的沖突(violation)為止。I.布線(Routing) 布線時(shí)首先留出模擬信號(hào)用的走線和隔離空間。然后考慮時(shí)鐘樹的布線，此時(shí)因?yàn)檫€沒有數(shù)字信號(hào)走線，所以可以有很大的自由來選擇用傳輸速度較快的金屬層作時(shí)鐘樹布線。最后是數(shù)字信號(hào)布線。如果布線軟件可以考慮時(shí)序要求，建議使用這一功能。如果沒有這個(gè)功能，并且又有一些關(guān)鍵路徑(critical path)，則可以加

22、權(quán)給這些net，讓它們優(yōu)先被布線。布好線的結(jié)果中，如果沒有大面積或集中在一起的布線問題，可以暫時(shí)不去修正自動(dòng)布線產(chǎn)生的小問題，而先作STA，因?yàn)楹芸赡軙?huì)有布線工程變更(routing ECO)要作。J.靜態(tài)時(shí)序分析和再優(yōu)化(STA & OPT) 因?yàn)椴季€已經(jīng)完成，這時(shí)提取出來的延遲數(shù)據(jù)應(yīng)該是十分真實(shí)的了，在此基礎(chǔ)上作的再優(yōu)化應(yīng)該能夠有效地去除任何setup和hold沖突(violation)。其它注意事項(xiàng)與布局后的STA&OPT相似。萬(wàn)一試過手頭所有的軟件，仍然有少量沖突(violation)存在時(shí)，手工修改是最后一招了。K. 布線工程變更(Routing ECO) 這時(shí)ECO所受到的限制比布

23、局變更(placement ECO)更多，不能有任何觸發(fā)器的修改,只能變更邏輯組合單元(cell)。任何與時(shí)鐘樹相連單元(cell)的變更都會(huì)導(dǎo)致時(shí)鐘樹連線的變化，為了盡可能地減少對(duì)時(shí)序的影響，建議用手工做時(shí)鐘樹的修改。布線變更(routing ECO)可以循環(huán)多次，直到所有setup和hold violation去除為止。L.簽收交付(Tap Out)以上是對(duì)傳統(tǒng)的后端flat流程的簡(jiǎn)單介紹，在實(shí)際工作中，還會(huì)有不少附加的工作，例如對(duì)有小修改的網(wǎng)表做formal驗(yàn)證，在幾個(gè)大的里程碑處，做詳細(xì)的仿真，以確保電路與原設(shè)計(jì)功能一致。如果希望結(jié)合利用不同軟件的優(yōu)點(diǎn)來完成整個(gè)流程，數(shù)據(jù)傳送和格式轉(zhuǎn)換

24、又是另一個(gè)話題，在這些過程中，工程師需要自己寫一些小的腳本程序(script)去幫助完成工作。二、層次化流程(Hierarchy flow)簡(jiǎn)介當(dāng)芯片的規(guī)模過大時(shí)，考慮到軟件的承受能力和運(yùn)行時(shí)間，我們不得不使用層次(hierarchy)化流程。與扁平(flat)流程相比，分層(hierarchy)流程有不少附加的工作要做，如果不是必須，工程師一般不愿意用它。下面的心得體會(huì)，重點(diǎn)放在沒有扁平(flat)流程的環(huán)節(jié)上。A. 頂層布局規(guī)劃(Top floorplan) 主要決定每個(gè)物理模塊的大小、形狀和位置，除一些模擬電路有特殊要求，需要放在最頂層以外，盡量將數(shù)字電路歸入各個(gè)模塊。其余事項(xiàng)與扁平(f

25、lat)流程的兆單元布置(megacell place)相似。B. 創(chuàng)建和布置宏單元(Create & Place Macro) 生成和放置各個(gè)模塊時(shí)，要注意模塊間的間距，最頂層的走線、緩沖器的插入都會(huì)使用這些空間。C. 電源布線(Power routing) 用與扁平（flat）流程相同的方法在最頂層做完電源布線后，可以將結(jié)果打到各個(gè)模塊中去，這樣也就把各模塊的電源布線做完了。D. 全局引腳優(yōu)化(Global Pin Optimization) 一般軟件會(huì)按照最短距離來自動(dòng)決定所有模塊的輸入輸出引腳(IO PIN)。依據(jù)條件可以分別對(duì)模塊的PIN間距、使用的金屬層和方向(哪側(cè)可以使用，哪側(cè)不

26、能使用)做特別定義。注意檢驗(yàn)優(yōu)化好的PIN不要和電源線有沖突。如果一個(gè)模塊被多次調(diào)用，在同時(shí)對(duì)這幾個(gè)模塊作PIN優(yōu)化時(shí)，因?yàn)槊總€(gè)模塊的位置不同，一個(gè)PIN會(huì)有多個(gè)最優(yōu)化的位置，哪個(gè)是需要的，要事先指定清楚，或者干脆就不允許一個(gè)模塊的多次調(diào)用。E.時(shí)序分配預(yù)算(Timing Budget) 從最頂層的時(shí)序要求算出各個(gè)模塊的時(shí)序要求時(shí)，要驗(yàn)證算法的合理性。比如，從模塊A到模塊B共有10ns的時(shí)間，A本身要2ns，B本身要5ns，剩下的3ns如何分配？全部給A、全部給B、一半一半、還是按比例分配？以上各種分法都算合法，但是如果將這3ns用兩次，既給A又給B，就不合理了。相反，在時(shí)序不夠時(shí)，也會(huì)有類似

27、的問題發(fā)生。F.模塊分層(Block Level)各個(gè)模塊內(nèi)部的布局布線作法大致與扁平（flat）流程相同，不再贅述。在完成最后的布線后，為了最頂層的布局布線，要多一步抽取模塊的物理屬性和時(shí)序?qū)傩缘墓ぷ?。模塊的時(shí)序?qū)傩允菫闇p少最頂層的運(yùn)算量準(zhǔn)備的，這在SoC中十分有效。G.修改布局規(guī)劃(Update Floorplan) 做完模塊內(nèi)布局布線的各步工作后，再回到最頂層，首先用抽出的實(shí)際物理屬性和時(shí)序?qū)傩蕴鎿Q以前的模塊。H.頂層布局(Top Placement) 如果有其它未確定位置的單元（cell），還要做一次最頂層的布局I. 頂層時(shí)鐘樹(Top Clock tree) 因?yàn)楦髂K已經(jīng)有時(shí)鐘樹，最頂層的時(shí)鐘樹只需要作到各個(gè)模塊的PIN為止。由于每個(gè)模塊中時(shí)鐘樹的最大最小延遲不同，要象扁平（flat）流程中提及的方法那樣，在PIN上設(shè)定一個(gè)特別得到延遲。頂層布線(Top Routing)和交付 (Tap Out)無特別需要另外