電子設計競賽培訓講座2009-FPGA匯編

1、電子設計競賽培訓講座電子設計競賽培訓講座杭州電子科技大學電子信息學院關(guān)注關(guān)注FPGAEDA技術(shù)及其在電子競賽中的應用Lab聯(lián)系方式z黃繼業(yè)zhttp:/ SystemLab可編程邏輯器件 FPGA - Field Programmable Gate Array（現(xiàn)場可編程門陣列）（現(xiàn)場可編程門陣列） CPLD - Complex Programmable Logic Device （復雜可編程邏輯器件）（復雜可編程邏輯器件）Lab主系統(tǒng)通用10針標準配置/下載接口目標板10針標準配置接口PIN1OTP配置器件配置器件插座插座LabLab電子設計競賽培訓講座電子設計競賽培訓講座相關(guān)參考網(wǎng)站相關(guān)參

2、考網(wǎng)站Lab參考網(wǎng)站ztelnet:/(討論：comp.arch.fpga)LLab電子設計競賽培訓講座電子設計競賽培訓講座歷屆全國電子設計競賽中歷屆全國電子設計競賽中FPGAFPGA應用應用Lab歷屆全國電子設計競賽中FPGA應用z實用信號源的設計和制作 1995年）z簡易數(shù)字頻率計 （1997年）z頻率特性測試儀 （1999年）z波形發(fā)生器 （2001年）z簡易數(shù)字存儲示波器 （2001年）z低頻數(shù)字式相位測量儀 （2003年）z簡易邏輯分析儀 （2003年）Lab歷屆全國電子設計競賽中FPGA應用z正弦信號發(fā)生器 （2005）z簡易頻譜分析儀 （200

3、5）z三相正弦波變頻電源 （2005年）z數(shù)字示波器數(shù)字示波器(2007年年)z光伏并網(wǎng)發(fā)電模擬裝置光伏并網(wǎng)發(fā)電模擬裝置 (2009年)z數(shù)字幅頻均衡功率放大器數(shù)字幅頻均衡功率放大器 （2009年）Labz2011年？Lab可能設計的FPGA應用技術(shù)原理zDDSz等精度測頻z數(shù)字鑒相z高速A/D采集控制zPWMzVGA、LCD、CRT掃描控制z數(shù)字濾波器設計Lab可能設計的FPGA應用技術(shù)原理zSPWM（正弦脈寬調(diào)制）z三相SPWMz全數(shù)字化語音合成Lab電子設計競賽培訓講座電子設計競賽培訓講座DDSDDSLabDDS直接數(shù)字合成clkoutffN2FWLabFM調(diào)頻問題：z在調(diào)頻模式下，F(xiàn)W

4、該如何給z調(diào)制波的Vpp決定調(diào)頻波的頻偏z中心頻率該如何確定Lab舉例：z載波：1MHzz待調(diào)制信號：1k正弦波z頻偏：10kHzzFclk=? N=?z如何確定FWN的變化范圍？Lab更為復雜的全數(shù)字調(diào)幅問題z在D/A前加數(shù)字乘法器可以調(diào)幅z幾個概念：z調(diào)制度z包絡z有符號數(shù)相乘LabLab較為理想的調(diào)幅z應該采用模擬方法z加模擬乘法器Lab電子設計競賽培訓講座電子設計競賽培訓講座PWMPWM、SPWMSPWMLabPWM模塊設計z模N計數(shù)器（控制PWM頻率）zPWM寬度寄存器（控制占空比）z數(shù)字比較器（生成PWM波形）Lab單相SPWMz自然采樣法y三角波-計數(shù)器實現(xiàn)y正弦波-DDS實現(xiàn)y

5、比較z驅(qū)動電路yH橋LabLabLab三相SPWMz自然采樣法y三角波-計數(shù)器實現(xiàn)y三路正弦波-120相位差，DDS實現(xiàn)y比較LabLab Waveforms and FFT ma = 0.8, mf = 15, fm = 60Hz, fcr = 900Hz Switching frequency fsw = fcr = 900HzSPWMLab電子設計競賽培訓講座電子設計競賽培訓講座頻率、相位測量頻率、相位測量Lab等精度測頻DQDFFENQinst2ENQinst3NOTinstCofscnt1cnt2fxSPWMLab電子設計競賽培訓講座電子設計競賽培訓講座高速數(shù)據(jù)采集、存儲與回放高速數(shù)

6、據(jù)采集、存儲與回放視頻數(shù)據(jù)？視頻數(shù)據(jù)？Lab高速A/D采集控制zTLC5510/TLC5540z閃速A/DzTLC5510 20MSPSzTLC5540 40MSPSz都是采用Pipeline技術(shù)，在采集過程中不能停止采集，在初始采集時候，前導的幾個數(shù)據(jù)是錯誤的Lab高速存儲z方法一：采用雙口RAM構(gòu)成循環(huán)隊列z方法二：采用FIFO，提高系統(tǒng)效率Lab舉例：z數(shù)字示波器設計中，如果設計要求是2K存儲深度，可以使用2K的RAM或雙口RAM構(gòu)成循環(huán)隊列Lab舉例z攝像頭數(shù)據(jù)采集，如果處理系統(tǒng)速度較慢，使用FIFO來協(xié)調(diào)速率Lab高速D/A輸出控制zTHS5651z125MSPSz一般用于DDSLa

7、b注意事項：z注意一下輸出帶負載能力zD/A輸出直流分量處理Lab電子設計競賽培訓講座電子設計競賽培訓講座顯示控制顯示控制LabCRT掃描控制（模擬示波器X-Y方式）z鋸齒波發(fā)生z不需要高速D/ALab多蹤顯示z交替顯示就是Y軸偏轉(zhuǎn)板上以觸發(fā)掃描的鋸齒波為節(jié)拍，交替接通兩路被測信號。1號鋸齒波周期內(nèi)，Y軸偏轉(zhuǎn)板上為通道1的正弦波，電子束在熒光屏上掃出一個正弦波片斷，2號鋸齒波開始，Y軸偏轉(zhuǎn)板立即接通通道2的三角波，電子束又重新在熒光屏上掃出一個三角波片斷，如此往復，就在熒光屏上得到了正弦波和三角波的同時顯示。在交替顯示中，負責切換兩個通道信號的電子開關(guān)，是以觸發(fā)后的鋸齒波為節(jié)拍的。LabTFT

8、 LCD（=3.5）掃描控制z同步信號產(chǎn)生y水平同步（行同步）y垂直同步（幀同步）z像素數(shù)據(jù)高速讀取LabTFT LCD（10.5）掃描控制z同步信號產(chǎn)生y水平同步（行同步）y垂直同步（幀同步）z像素數(shù)據(jù)高速讀取zLVDS信號發(fā)生LabVGA掃描控制z原理同LCD掃描z區(qū)別: 加RAMDACzTHS8134BLab電子設計競賽培訓講座電子設計競賽培訓講座數(shù)字濾波器數(shù)字濾波器Lab數(shù)字濾波器設計z使用FIR IP Corez系數(shù)配置Lab電子設計競賽培訓講座電子設計競賽培訓講座與與MCUMCU的接口的接口Lab電子系統(tǒng)FPGA模擬信號MCU微控制器數(shù)碼管顯示鍵盤信號調(diào)理模擬部分模擬輸出功率輸出L

9、abMCU與FPGA分工協(xié)作zMCUy低速、復雜邏輯關(guān)系的控制y系統(tǒng)主控zFPGAy高速y簡單邏輯關(guān)系控制LabFPGA與MCU接口只收不發(fā)z一般情況下，MCU直接發(fā)數(shù)據(jù)和控制信號給FPGA，F(xiàn)PGA不需要反饋z并口方式：yLOADCLK:裝載數(shù)據(jù)時鐘(MCU發(fā)起)yDATA:8位或者16位，數(shù)據(jù)或控制字ySEL：數(shù)據(jù)或控制字選擇LabFPGA與MCU接口只收不發(fā)z串口模式： （模擬SPI）ySCLK：串行時鐘（MCU發(fā)起）ySDO：串行發(fā)送數(shù)據(jù)信號yLOAD：數(shù)據(jù)移位完成后裝載信號yCMDSEL（可選）：數(shù)據(jù)控制字選擇，在LOAD時候有效 （本信號可復合在串行數(shù)據(jù)中，信號線可選）LabFPG

10、A與MCU接口收發(fā)z串口模式：ySCLK：串行時鐘（MCU發(fā)起）ySDO：串行發(fā)送數(shù)據(jù)信號yLOAD：數(shù)據(jù)移位完成后裝載信號yCMDSEL（可選）：數(shù)據(jù)控制字選擇，在LOAD時候有效 （本信號可復合在串行數(shù)據(jù)中，信號線可選）ySDI：串行接收信號yRDY:串行數(shù)據(jù)準備完成LabFPGA與51單片機接口外擴存儲器總線Labz #include / 注意：此頭文件必須包含z void main(void)z z/ 給出鎖存器00H地址信號zXBYTE0 x0 = 0 x8A;z/ 給出鎖存器01H地址信號zXBYTE0 x1 = 0 xAD;zz Lab雙向LabFPGA與MCU接口z不建議采用雙向端口z不建議模擬存儲器總線Lab電子設計競賽培訓講座電子設計競賽培訓講座其他其他LabFPGA應用相關(guān)z高速A/D、D/A連接z與MCU接口設計z高速電路設計z多電壓系統(tǒng)電源設計zEMC電磁兼容LabHDL使用zHDL硬件描述語言yVerilog HDLyVHDLz用HDL進行數(shù)字邏輯的描述、仿真LabFPGA集成開發(fā)環(huán)境的使用LabIP核使用zLPM（參數(shù)可定制模塊）yROMyDual-Port RAMyFIFOyzMegaCore、LogiCorez處理器軟核yNios IIz其他IPLab電子設計競賽培訓講座電子設計競賽培訓講座調(diào)試方法調(diào)試方法Lab新