數(shù)字集成電路英文課件：Chapter 4 電阻負(fù)載型反相器的設(shè)計(jì)

1、Digital Integrated CircuitsFaculty of Materials and Energy, GDUT14.2 電阻負(fù)載型反相器的設(shè)計(jì)-3 VOL當(dāng)Vin=VOHVDD時(shí)，NMOS導(dǎo)通，晶體管將工作于線性區(qū)，此時(shí)流過電阻及驅(qū)動(dòng)管的電流相等，反相器的輸入電壓為VOH，輸出電壓為VOL由于VOL很小，可忽略VOL的平方項(xiàng)及VOL/ECL，上式可改寫為Digital Integrated CircuitsFaculty of Materials and Energy, GDUT24.2 電阻負(fù)載型反相器的設(shè)計(jì)-4 深線性區(qū) 當(dāng)Vin=VOHVDD時(shí)，由于VDS 面積增加增大

2、RL，會(huì)使得輸出負(fù)載電容的充電時(shí)間增加(=RC)，上升速度變慢增大k，會(huì)使得輸出負(fù)載電容的放電時(shí)間減小，下降速度變快RL增加，相同輸入電壓情況下Vout下降更多，過渡區(qū)寬度變窄。VOUTVINRL增大Digital Integrated CircuitsFaculty of Materials and Energy, GDUT44.2 電阻負(fù)載型反相器的設(shè)計(jì)-6 VIL與VIH的定義噪聲容限VIL與VIH定義為在反相器中，隨著輸入電壓Vin的增加，輸出Vout將會(huì)減少，輸出電壓的變化與輸入電壓相反，因而上式為負(fù)數(shù)Digital Integrated CircuitsFaculty of Mat

3、erials and Energy, GDUT54.2 電阻負(fù)載型反相器的設(shè)計(jì)-7 VIL當(dāng)Vin=VIL時(shí)，輸出電壓為高電平，接近VDD，驅(qū)動(dòng)管中VDSVGS-VT，其工作在飽和區(qū)，因此VIL僅比VT略大一些。為增大輸入低電平時(shí)的噪聲容限NML，也就是增大VIL，需減少k與RL，但這會(huì)使得VOL增加，很難顯著改善NML 。Digital Integrated CircuitsFaculty of Materials and Energy, GDUT64.2 電阻負(fù)載型反相器的設(shè)計(jì)-8 VIH當(dāng)Vin=VIH時(shí)，輸出電壓為低電平，接近0，驅(qū)動(dòng)管中VDSVgs-VT，因而其工作在飽和區(qū)迭代可計(jì)算

4、得到VS的值。基于VS、VIL、VOL、VIH與VOH，可繪出反相器的電壓傳輸特性圖Digital Integrated CircuitsFaculty of Materials and Energy, GDUT84.2 電阻負(fù)載型反相器的設(shè)計(jì)-10例4.2 對于以下給定參數(shù)，確定其多源噪聲容限：解答：VOL低于閾值電壓，故器件工作在線性區(qū)VIL略高于閾值電壓，因而器件肯定工作在飽和區(qū)Digital Integrated CircuitsFaculty of Materials and Energy, GDUT94.3 NMOS晶體管作為負(fù)載器件-1 概論電阻占用大量芯片面積= MOS數(shù)字集成

5、電路中幾乎不用電阻器作為負(fù)載可采用NMOS作為上拉（負(fù)載）器件，其柵漏極連接在一起，器件僅有飽和與截止?fàn)顟B(tài)，襯底接地。上拉器件可給輸出負(fù)載電容充電，下拉（反相）器件可給輸出負(fù)載電容放電上拉與下拉器件的尺寸比例決定了輸出電壓的大小，因而被稱為有比器件。電路設(shè)計(jì)中，需要合理的設(shè)計(jì)有比反相器的器件尺寸。Digital Integrated CircuitsFaculty of Materials and Energy, GDUT104.3 NMOS晶體管作為負(fù)載器件-2 VOH當(dāng)Vin輸入低電平時(shí)，下拉器件截止，流過兩個(gè)器件的電流約等于0，因而：飽和負(fù)載反相器的輸出高電平最高只能到達(dá)VDD-VTL。

6、由于負(fù)載器件的VSB并不為0，受襯底偏置效應(yīng)的影響，負(fù)載器件的VTL將上升為：此時(shí)，上拉器件的VSB=VOH=VDD-VTL由于VOH=VDD-VTL0.75V，該值作為下級的柵輸入太小，因而使用低電源電壓很難設(shè)計(jì)出能夠在安全噪聲容限范圍內(nèi)正常工作的電路。早期MOS電路需要高電源電壓。Digital Integrated CircuitsFaculty of Materials and Energy, GDUT114.3 NMOS晶體管作為負(fù)載器件-4當(dāng)反相器輸入為高電平VOH時(shí)，輸出為低電平VOL，流過兩個(gè)器件的電流相等，上拉器件工作在飽和區(qū)，反相器件工作在線性區(qū)，因而：KR為反相器的比例因

7、子，若想降低輸出低電平VOL，則需要增加KR，但這會(huì)使得電路面積增大。Digital Integrated CircuitsFaculty of Materials and Energy, GDUT124.3 NMOS晶體管作為負(fù)載器件-5KR增加，VOL減小，過渡區(qū)變窄。KR增加，可使上拉器件寬長比變小=為保持相同輸入電壓條件下電流恒定，上拉器件的VDSL變大，VOL=VDD-VDSL變小可使下拉器件寬長比變大=為保持相同輸入電壓條件下電流恒定，下拉器件的VDSI變小，VOL=VDSI變小VOUTVINKR增大Digital Integrated CircuitsFaculty of Mat

8、erials and Energy, GDUT134.3 NMOS晶體管作為負(fù)載器件-6例4.5 設(shè)計(jì)一個(gè)飽和增強(qiáng)型負(fù)載反相器，使得輸入為VDD時(shí)輸出低電平為VOL=0.1V，L=100nm，其他參數(shù)為：解答：書上結(jié)果為KR=1.7，WI=170nm，結(jié)果差異是因?yàn)樯厦娴慕獯鸷雎粤怂俣蕊柡托?yīng)。注意，當(dāng)VOL=0.1V時(shí)，上拉器件的襯底偏置效應(yīng)已經(jīng)很不明顯了，可忽略。Digital Integrated CircuitsFaculty of Materials and Energy, GDUT144.3 NMOS晶體管作為負(fù)載器件-7 線性增強(qiáng)型負(fù)載為提高輸出高電平VOH，將上拉器件的柵極連接

9、到一個(gè)高于VDD的直流電壓VGG上VGG VDD+VTL(VDD)輸出高電平為VOH=VDD長溝器件使用該結(jié)構(gòu)，上拉器件一定工作在線性區(qū)；但在短溝器件中，考慮速度飽和效應(yīng)，輸出為低時(shí)器件飽和。缺點(diǎn)：額外的電壓源，所需要的KR較飽和負(fù)載反相器大（以滿足VOL的要求），輸出為低時(shí)存在直流功耗Digital Integrated CircuitsFaculty of Materials and Energy, GDUT154.4 互補(bǔ)MOS（CMOS）反相器-1以上反相器在噪聲容限（VOH、VOL）和功耗方面（低電平輸出時(shí)有直流功耗）都有所不足由PMOS和NMOS所組成的互補(bǔ)型電路稱之為CMOS（C

10、omplementary Metal Oxide semiconductor Transistor ，互補(bǔ)型金屬氧化物半導(dǎo)體晶體管 ）CMOS電路已成為數(shù)字集成電路設(shè)計(jì)的主流，其最大特點(diǎn)之一即為低功耗，VOH=VDD，VOL=0。CMOS反相器由一個(gè)NMOS和一個(gè)PMOS所組成，輸入端連接至兩個(gè)晶體管的柵電極，而輸出端則連接兩個(gè)晶體管的漏極。PMOS的源端接電源電位，而NMOS的源端接地。PMOS的襯底接VDD，NMOS的襯底接地，無襯底偏置效應(yīng)。Digital Integrated CircuitsFaculty of Materials and Energy, GDUT164.4 互補(bǔ)MO

11、S（CMOS）反相器-2當(dāng)Vin輸入高電平時(shí)，NMOS導(dǎo)通，而PMOS截止（|Vin-VDD|Vtp|)，因而VOH VDD，輸出高電平。流過兩個(gè)晶體管的電流僅為NMOS的泄漏電流。由于VOL0， VOH VDD，具有很大的噪聲容限在輸入為0或1時(shí)，兩個(gè)MOS管中總是一個(gè)截止一個(gè)導(dǎo)通，沒有從VDD到VSS的直流通路，惟一穩(wěn)定的電流是晶體管的泄漏電流和亞閾電流，電路靜態(tài)電流和功耗（微瓦）幾乎為0。CMOS反相器為無比電路，其輸出低電平與寬長比無關(guān)。Digital Integrated CircuitsFaculty of Materials and Energy, GDUT174.4 互補(bǔ)MOS

12、（CMOS）反相器-3Vin=0時(shí)，N管截止，P管線性區(qū)，VOH=VDDVTNVinVout+VTP:N管: Vin-VTN|Vds|=(VDD-Vout) 線性區(qū)Vout+VTPVinVout+VTN:N管: Vin-VTNVout 飽和區(qū)P管: |Vgs-VTP|=(VDD-Vin+VTP)Vout+VTN:N管: Vin-VTNVout 線性區(qū)P管: |Vgs-VTP|VDD+VTP: P管截止，Vout=0 Digital Integrated CircuitsFaculty of Materials and Energy, GDUT184.4 互補(bǔ)MOS（CMOS）反相器-4截止線性

13、VDD+VTPVi VDD飽和線性VO+VTNViVDD+VTP飽和飽和VO+VTPViVO+VTN線性飽和VTNViVO+VTP線性截止0ViVTNP管N管輸入電壓范圍Digital Integrated CircuitsFaculty of Materials and Energy, GDUT194.4 互補(bǔ)MOS（CMOS）反相器-5閾值轉(zhuǎn)換點(diǎn)VS=Vin=Vout，兩管均工作在飽和區(qū)：因?yàn)閂SVDD/2，忽略速度飽和效應(yīng)，上式可修正為Digital Integrated CircuitsFaculty of Materials and Energy, GDUT204.4 互補(bǔ)MOS（C

14、MOS）反相器-6增大（增大NMOS的寬長比），VS變小，轉(zhuǎn)換電平向左移動(dòng)；減小 （增大PMOS的寬長比）， VS變大，轉(zhuǎn)換電平向右移動(dòng)例：WP變化對反相器VS的影響降低WP將降低VS，并使得VTC向左移動(dòng)WP減小，PMOS電流減小，為維持相同輸入電壓情況下的電流，PMOS的源漏電壓加大，Vout減小的更多，VTC向左漂移Digital Integrated CircuitsFaculty of Materials and Energy, GDUT214.4 互補(bǔ)MOS（CMOS）反相器-7當(dāng)Vin=VIL時(shí)，NMOS處于飽和區(qū)，PMOS處于線性區(qū)：(2)式中VIL取決于Vout的大小，可聯(lián)解

15、(1)、(2)得到VIL與Vout的值Digital Integrated CircuitsFaculty of Materials and Energy, GDUT224.4 互補(bǔ)MOS（CMOS）反相器-8當(dāng)Vin=VIH時(shí)，NMOS處于線性區(qū)，PMOS處于飽和區(qū)：(2)式中VIH取決于Vout的大小，可聯(lián)解(1)、(2)得到VIH與Vout的值Digital Integrated CircuitsFaculty of Materials and Energy, GDUT234.5 偽NMOS反相器-1標(biāo)準(zhǔn)CMOS推挽結(jié)構(gòu)需要兩倍于輸入端數(shù)量的晶體管來實(shí)現(xiàn)多輸入門為節(jié)省面積，采用偽NMOS

16、結(jié)構(gòu)，該結(jié)構(gòu)與NMOS負(fù)載的區(qū)別在于：偽NMOS結(jié)構(gòu)的上拉器件為柵極接地的PMOS，該P(yáng)MOS始終處于導(dǎo)通狀態(tài)。NMOS導(dǎo)通時(shí)，偽NMOS結(jié)構(gòu)的兩個(gè)器件會(huì)產(chǎn)生分壓，輸出低電平取決于器件的寬長比，為有比電路。輸出低電平時(shí)，消耗靜態(tài)功率，與其他NMOS結(jié)構(gòu)相似。Digital Integrated CircuitsFaculty of Materials and Energy, GDUT244.5 偽NMOS反相器-2當(dāng)輸入低電平時(shí)，NMOS截止，PMOS處于線性區(qū)，此時(shí)：當(dāng)輸入高電平時(shí)，NMOS導(dǎo)通并處于線性區(qū)，PMOS飽和，則：Digital Integrated CircuitsFacult

17、y of Materials and Energy, GDUT254.6 反相器的尺寸確定-1器件尺寸的選擇必須在延時(shí)、功耗、面積和噪聲容限之間折中考慮CMOS反相器的靜態(tài)功耗很小，因而主要根據(jù)延時(shí)來確定其器件尺寸偽NMOS反相器的器件尺寸取決于其所需的VOL（噪聲容限）及延時(shí)簡單的延時(shí)模型：tPHL：從高到低的傳輸延時(shí)tPLH：從低到高的傳輸延時(shí)給反相器加一個(gè)階躍輸入，并在電壓值50%時(shí)測量輸出傳輸延遲時(shí)間Digital Integrated CircuitsFaculty of Materials and Energy, GDUT264.6 反相器的尺寸確定-2階躍輸入的輸出響應(yīng)是指數(shù)波形

18、，當(dāng)輸出電平從高下降時(shí)，輸出負(fù)載電容通過下拉器件放電，因而反相器的導(dǎo)通電阻Reff=RN，輸出為：當(dāng)輸出電平從低上升時(shí)，輸出負(fù)載電容通過上拉器件充電，因而反相器的導(dǎo)通電阻Reff=RP。，輸出為：兩種情況下，Vout變?yōu)?.5VDD的點(diǎn)為：寬度越大，導(dǎo)通電阻越小，延時(shí)越少，但耗費(fèi)芯片面積Digital Integrated CircuitsFaculty of Materials and Energy, GDUT274.6 反相器的尺寸確定-3確定CMOS反相器和偽NMOS反相器的尺寸CMOS：tPHL=tPLH偽NMOS：tPHL50ps; VOH=1.2V, VOL=0.1V; 最小直流功耗，最小面積解答：偽NMOS反相器為有比電路，必須先考