電工電子技術(shù) 第八章

1、第八章 門(mén)電路和組合(zh)邏輯電路8.1邏輯代數(shù)基礎(chǔ)知識(shí)8.2基本邏輯門(mén)電路8.3組合邏輯電路(lu j din l)的分析與設(shè)計(jì)8.4常用組合邏輯器件共一百三十二頁(yè)8.1邏輯(lu j)代數(shù)基礎(chǔ)知識(shí) 數(shù)字電路是電子電路中的一類(lèi)，它與模擬電路不同，數(shù)字電路處理的信號(hào)是離散(lsn)變化的脈沖信號(hào)，而模擬電路處理的是連續(xù)變化的模擬信號(hào)。因?yàn)檫壿嫶鷶?shù)是分析和研究數(shù)字邏輯電路的基本工具，而邏輯門(mén)電路是構(gòu)成數(shù)字電路的基本單元，故本章在介紹了邏輯代數(shù)的基礎(chǔ)知識(shí)后，講述了邏輯門(mén)電路及其構(gòu)成，最后介紹了組合邏輯電路的分析和設(shè)計(jì)方法以及常用的中小規(guī)模組合邏輯器件。 8.1.1概述 邏輯代數(shù)是一種描述客觀事物

2、間邏輯關(guān)系的數(shù)學(xué)方法，它是英國(guó)數(shù)學(xué)家喬治布爾創(chuàng)立的，所以又稱(chēng)布爾代數(shù)，該函數(shù)表達(dá)式中邏輯變量的取值和邏輯函數(shù)值都只有兩個(gè)值，即0和1。這兩個(gè)值不具有數(shù)量大小的意義，僅表示客觀事物的兩種相反的狀態(tài)，如開(kāi)關(guān)的閉合與斷開(kāi)；晶體管的飽和導(dǎo)通與截止；電位的高與低；真與假等。數(shù)字電路在早期又稱(chēng)為開(kāi)關(guān)電路，因?yàn)橄乱豁?yè)返回共一百三十二頁(yè)8.1邏輯(lu j)代數(shù)基礎(chǔ)知識(shí) 它主要由一系列開(kāi)關(guān)元件組成，具有相反的二狀態(tài)特征，所以特別適用于用邏輯代數(shù)來(lái)進(jìn)行分析和研究，因此邏輯代數(shù)廣泛應(yīng)用于數(shù)字電路。 數(shù)字信號(hào)在時(shí)間上和數(shù)值上均是離散的，如圖8-1所示。數(shù)字信號(hào)在電路(dinl)中常表現(xiàn)為突變的電壓或電流。 數(shù)字信號(hào)

3、是一種二值信號(hào)，用兩個(gè)電平(高電平和低電平)分別來(lái)表示兩個(gè)邏輯值(邏輯1和邏輯0)。有兩種邏輯體制：正邏輯體制和負(fù)邏輯體制。正邏輯體制規(guī)定：高電平為邏輯1，低電平為邏輯0；負(fù)邏輯體制規(guī)定：低電平為邏輯1，高電平為邏輯0。如果采用正邏輯，圖8-1所示的數(shù)字電壓信號(hào)就成為下圖所示邏輯信號(hào)。 圖8-2 信號(hào)波形圖 8.1.數(shù)制與碼制 數(shù)制上一頁(yè)返回下一頁(yè)共一百三十二頁(yè)8.1邏輯(lu j)代數(shù)基礎(chǔ)知識(shí) 數(shù)制就是計(jì)數(shù)(j sh)的方法。在日常生活中，人們習(xí)慣用十進(jìn)制數(shù)，而在數(shù)字系統(tǒng)中多采用二進(jìn)制數(shù)、八進(jìn)制數(shù)、十六進(jìn)制數(shù)等。 十進(jìn)制數(shù) 日常生活中人們最習(xí)慣用的就是十進(jìn)制。十進(jìn)制用09十個(gè)數(shù)碼表示，基數(shù)為

4、10，計(jì)數(shù)規(guī)律是“逢十進(jìn)一”。十進(jìn)制整數(shù)從個(gè)位起各位的權(quán)分別為100、101、102。例如，十進(jìn)制數(shù)555的按權(quán)展開(kāi)式為： （555）10=5102+5101+5100 二進(jìn)制數(shù) 二進(jìn)制數(shù)用0和1兩個(gè)數(shù)碼表示，基數(shù)為2，計(jì)數(shù)規(guī)律是“ 逢二進(jìn)一”。二進(jìn)制數(shù)從右至左的權(quán)分別為20、21、22。例如，二進(jìn)制數(shù)1011的按權(quán)展開(kāi)式為： （1011）2=123+022+121+120 十六進(jìn)制數(shù) 上一頁(yè)返回下一頁(yè)共一百三十二頁(yè)8.1邏輯(lu j)代數(shù)基礎(chǔ)知識(shí) 十六進(jìn)制數(shù)用09、A、B、C、D、E、F十六個(gè)數(shù)碼表示，基數(shù)為16，計(jì)數(shù)規(guī)律是“逢十六進(jìn)一”，其中A、B、C、D、E、F分別表示十進(jìn)制數(shù)的10、

5、11、12、13、14、15。十六進(jìn)制數(shù)從右至左的權(quán)分別為160、161、162。例如，十六進(jìn)制數(shù)4F5的按權(quán)展開(kāi)式為： （4F5）16=4162+15161+5160 （）不同進(jìn)制之間的轉(zhuǎn)換 ）十進(jìn)制數(shù)與二進(jìn)制數(shù)的相互(xingh)轉(zhuǎn)換 十進(jìn)制整數(shù)轉(zhuǎn)換成二進(jìn)制數(shù) 將十進(jìn)制整數(shù)轉(zhuǎn)換成二進(jìn)制數(shù)可以采用除2取余法。其方法是：將十進(jìn)制整數(shù)連續(xù)除以2，求得各次的余數(shù)，直到商為0，每次所得余數(shù)依次是二進(jìn)制數(shù)由低位到高位的各位數(shù)碼。 例-1 將十進(jìn)制數(shù)29轉(zhuǎn)換成二進(jìn)制數(shù)。上一頁(yè)返回下一頁(yè)共一百三十二頁(yè)8.1邏輯(lu j)代數(shù)基礎(chǔ)知識(shí) 解 2 2 9 余1（低位） 2 1 4 余0 2 7 余1 2 3

6、余1 2 1 余1（高位(o wi)） 0 所以 （29）10=(11101)2 二進(jìn)制整數(shù)轉(zhuǎn)換為十進(jìn)制數(shù) 二進(jìn)制整數(shù)轉(zhuǎn)換為十進(jìn)制數(shù)的方法是：按權(quán)展開(kāi)相加。 例8-2 將二進(jìn)制數(shù)110011轉(zhuǎn)換成十進(jìn)制數(shù) 解 (110011) 2 =125+124+121+120=(51) 10 ）二進(jìn)制數(shù)與十六進(jìn)制數(shù)的相互轉(zhuǎn)換 二進(jìn)制整數(shù)轉(zhuǎn)換為十六進(jìn)制數(shù)上一頁(yè)返回下一頁(yè)共一百三十二頁(yè)8.1邏輯(lu j)代數(shù)基礎(chǔ)知識(shí) 二進(jìn)制整數(shù)轉(zhuǎn)換為十六進(jìn)制數(shù)的方法是：將二進(jìn)制整數(shù)從最低位開(kāi)始，每四位一組，將每組都轉(zhuǎn)換為一位的十六進(jìn)制數(shù)。 例8-3 寫(xiě)出二進(jìn)制數(shù)10011101010的十六進(jìn)制表示(biosh)。 解 因?yàn)?/p>

7、 0100 1110 1010 4 E A 所以，（10011101010）2=（4EA）16 十六進(jìn)制整數(shù)轉(zhuǎn)換為二進(jìn)制數(shù) 十六進(jìn)制整數(shù)轉(zhuǎn)換為二進(jìn)制數(shù)的方法是：將十六進(jìn)制整數(shù)的每一位轉(zhuǎn)換為相應(yīng)的四位二進(jìn)制數(shù)。 例8-4 寫(xiě)出十六進(jìn)制數(shù)3B9的二進(jìn)制表示。 解 因?yàn)?3 B 9 上一頁(yè)返回下一頁(yè)共一百三十二頁(yè)8.1邏輯(lu j)代數(shù)基礎(chǔ)知識(shí) 0011 1011 1001 所以，（3B9）16=（1110111001）2 十進(jìn)制數(shù)轉(zhuǎn)換成十六進(jìn)制數(shù)，可先將十進(jìn)制數(shù)轉(zhuǎn)換為二進(jìn)制數(shù)，然后轉(zhuǎn)換成十六進(jìn)制數(shù)，也可用除16取余法。 碼制 在數(shù)字系統(tǒng)中,二進(jìn)制數(shù)碼不僅可表示數(shù)值的大小,而且(r qi)常用于表

8、示特定的信息。將若干個(gè)二進(jìn)制數(shù)碼0和1按一定的規(guī)則排列起來(lái)表示某種特定含義的代碼，稱(chēng)為二進(jìn)制代碼。將十進(jìn)制數(shù)的09十個(gè)數(shù)字用二進(jìn)制數(shù)表示的代碼，稱(chēng)為二-十進(jìn)制碼，又稱(chēng)BCD碼。常用的二-十進(jìn)制代碼為8421BCD碼，這種代碼的每一位的權(quán)值是固定不變的，為恒權(quán)碼。它取了4位自然二進(jìn)制數(shù)的前10種組合，即0000（0）1001(9)，從高位到低位的權(quán)值分別是8，4，2，1，去掉后6種組合，所以稱(chēng)為8421BCD碼。如，。表8-1給出了十進(jìn)制數(shù)與8421BCD碼的對(duì)應(yīng)關(guān)系。上一頁(yè)返回下一頁(yè)共一百三十二頁(yè)8.1邏輯(lu j)代數(shù)基礎(chǔ)知識(shí) 8.1.基本邏輯運(yùn)算 基本的邏輯關(guān)系有與邏輯、或邏輯和邏輯非三

9、種，與之對(duì)應(yīng)的邏輯運(yùn)算為與運(yùn)算(邏輯乘)、或運(yùn)算(邏輯加)、非運(yùn)算(邏輯非)。 (1)與邏輯 在圖8-3所示的串聯(lián)開(kāi)關(guān)電路中，可以看出，只有開(kāi)關(guān)A和B全都閉合，燈L才亮，兩個(gè)開(kāi)關(guān)中只要有一個(gè)不閉合，燈L就不會(huì)亮。這個(gè)電路表示了這樣一個(gè)邏輯關(guān)系(gun x)：決定某一事件的全部條件都具備（如開(kāi)關(guān)A、B都閉合）時(shí)，該事件才會(huì)發(fā)生（燈L亮）。這種關(guān)系(gun x)稱(chēng)為與邏輯。 如果規(guī)定開(kāi)關(guān)閉合、燈亮為邏輯1態(tài)，開(kāi)關(guān)斷開(kāi)、燈滅為上一頁(yè)返回下一頁(yè)共一百三十二頁(yè)8.1邏輯(lu j)代數(shù)基礎(chǔ)知識(shí) 邏輯0態(tài)，則開(kāi)關(guān)A、B的全部狀態(tài)組合和燈L狀態(tài)之間的關(guān)系可用表8-2表示。該表又稱(chēng)為與邏輯真值表，它真實(shí)反映了

10、輸出函數(shù)與輸入變量間的邏輯關(guān)系。由該表可看出邏輯變量A、B的取值和函數(shù)L的值之間的關(guān)系滿(mǎn)足(mnz)邏輯乘的運(yùn)算規(guī)律，可用下式表示 L=AB （8-1） 式中“ ”是與運(yùn)算符號(hào)，在不致混淆的情況下可省去。實(shí)現(xiàn)與運(yùn)算的電路稱(chēng)為與門(mén)，其邏輯符號(hào)如圖8-4所示。對(duì)于多變量的邏輯乘可寫(xiě)成 Y=ABC (2)或邏輯 在圖8-5所示的并聯(lián)開(kāi)關(guān)電路中，可以看出，只要開(kāi)關(guān)A閉合，或者開(kāi)關(guān)B閉合，或者開(kāi)關(guān)A和B都閉合，燈L就亮；只有上一頁(yè)返回下一頁(yè)共一百三十二頁(yè)8.1邏輯(lu j)代數(shù)基礎(chǔ)知識(shí) 兩個(gè)開(kāi)關(guān)都斷開(kāi)時(shí)，燈L才熄滅。這個(gè)電路表示了這樣一個(gè)邏輯關(guān)系：決定某一事件的全部條件中，只要有一個(gè)或幾個(gè)條件都具備時(shí)

11、，該事件就會(huì)發(fā)生（燈L亮）。這種關(guān)系稱(chēng)為或邏輯。表8-3為或邏輯真值表，由該表可看出邏輯變量A、B的取值和函數(shù)L的值之間的關(guān)系滿(mǎn)足邏輯加的運(yùn)算規(guī)律，可用下式表示 L=A+B （8-2） 式中“+”是或運(yùn)算符號(hào)，在不致(bzh)混淆的情況下可省去。實(shí)現(xiàn)或運(yùn)算的電路稱(chēng)為或門(mén)，其邏輯符號(hào)如圖8-6所示。對(duì)于多變量的邏輯加可寫(xiě)成 L=A+B+C (3)邏輯非 如圖8-7所示的電路中，可看出開(kāi)關(guān)A的狀態(tài)與燈L的狀態(tài)上一頁(yè)返回下一頁(yè)共一百三十二頁(yè)8.1邏輯(lu j)代數(shù)基礎(chǔ)知識(shí) 滿(mǎn)足表8-4所表示的邏輯關(guān)系：開(kāi)關(guān)閉合則燈滅；反之則燈亮，即在事件中結(jié)果總是和條件呈相反狀態(tài)的邏輯關(guān)系，這種互相否定的因果關(guān)系

12、稱(chēng)為邏輯非，可用下式表示 （8-3） 式中變量的上方“”號(hào)表示非。是A的反變量，讀作A非。實(shí)現(xiàn)非運(yùn)算的電路稱(chēng)為非門(mén)，其邏輯符號(hào)如圖8-8所示。由于非門(mén)(fi mn)的輸出信號(hào)和輸入信號(hào)反相，故非門(mén)(fi mn)又稱(chēng)為反相器。 其他常用邏輯運(yùn)算都可用上述基本運(yùn)算組合而成。表8-5列出了幾種常用的邏輯運(yùn)算函數(shù)及其相應(yīng)的邏輯門(mén)電路的代表符號(hào)，以便于比較和應(yīng)用。上一頁(yè)返回下一頁(yè)共一百三十二頁(yè)8.1邏輯(lu j)代數(shù)基礎(chǔ)知識(shí) 例8-5 已知與門(mén)、或門(mén)的兩個(gè)變量的輸入波形如圖8-9所示，試畫(huà)出或門(mén)輸出L1和與門(mén)輸出L2的波形。 8.1.4邏輯代數(shù)(dish)的基本公式、定律及其規(guī)則 1邏輯代數(shù)的基本運(yùn)算

13、公式 邏輯代數(shù)的基本公式是一些不需要證明的、可以直觀看出的恒等式。它們是邏輯代數(shù)的基礎(chǔ)，利用這些基本公式可以化簡(jiǎn)邏輯函數(shù)，還可以用來(lái)推證一些邏輯代數(shù)的基本定律。對(duì)于邏輯常量間、變量與常量間以及變量間的與、或、非三種基本邏輯運(yùn)算公式列于表8-6中。 2邏輯代數(shù)的基本定律上一頁(yè)返回下一頁(yè)共一百三十二頁(yè)8.1邏輯(lu j)代數(shù)基礎(chǔ)知識(shí) 邏輯(lu j)代數(shù)的基本定律是分析、設(shè)計(jì)邏輯(lu j)電路，化簡(jiǎn)和變換邏輯(lu j)函數(shù)式的重要工具。表8-7所列是一些常用的邏輯代數(shù)的基本定律。 3邏輯代數(shù)的重要規(guī)則（定理） 為了更好地理解邏輯恒等式和邏輯函數(shù)的內(nèi)在規(guī)律，為了從已知的恒等式推出更多的恒等式，

14、下面介紹3個(gè)重要規(guī)則。 （1）代入規(guī)則（定理） 在任何一個(gè)邏輯等式中，如果將等式兩邊的某一變量都用另一個(gè)變量或邏輯函數(shù)代替，該等式依然成立。 例如：恒等式A（B+C）=AB+AC，當(dāng)用（C+D）代替等式中的C，則可得到：A（B+C+D）=AB+A（C+D）=AB+AC+AD，此等式仍然成立。 （2）反演規(guī)則（定理）上一頁(yè)返回下一頁(yè)共一百三十二頁(yè)8.1邏輯(lu j)代數(shù)基礎(chǔ)知識(shí) 求一個(gè)邏輯函數(shù)L的反函數(shù)時(shí)，只要將函數(shù)中所有“”換成“+”，“+”換成“”；“0”換成“1”，“1”變成“0”；原變量換成反變量，反變量換成原變量；則得到的邏輯函數(shù)式就是邏輯函數(shù)L的反函數(shù)。 例如利用反演規(guī)則求的反函數(shù)

15、為。 證明：利用反演定理，可以較容易地求出一個(gè)函數(shù)的反函數(shù)，但變換時(shí)要注意兩點(diǎn)：一是要保持原式中運(yùn)算的優(yōu)先(yuxin)順序，即必須按照先括號(hào)，再與后或的順序變換，二是不是同一個(gè)變量上的非號(hào)應(yīng)保持不變。 （3）對(duì)偶規(guī)則（定理） L是一個(gè)邏輯表達(dá)式，如果將L中的“”換成“+”，“+”換成“”；“0”換成“1”，“1”換成“0”，得到新的邏輯函數(shù)式L，稱(chēng)L為原函數(shù)L的對(duì)偶函數(shù)。求對(duì)偶函數(shù)時(shí)應(yīng)注意變量和原式中的優(yōu)先順序應(yīng)保持不變。上一頁(yè)返回下一頁(yè)共一百三十二頁(yè)8.1邏輯(lu j)代數(shù)基礎(chǔ)知識(shí) 對(duì)偶規(guī)則是指當(dāng)某個(gè)(mu )恒等式成立時(shí)，其對(duì)偶式也成立。如果兩個(gè)函數(shù)相等，那么它們的對(duì)偶函數(shù)式也相等，反

16、之也成立。 例如：，其對(duì)偶式為，其對(duì)偶式為在運(yùn)用對(duì)偶規(guī)則應(yīng)注意：求對(duì)偶式與求反演式不同，對(duì)偶變換時(shí)，內(nèi)外非號(hào)一律不動(dòng)；要保持變換前后運(yùn)算次序不變。 8.1.5邏輯函數(shù)及其表示方法 1邏輯函數(shù)的建立 例8-6 三個(gè)人表決一件事情，結(jié)果按“少數(shù)服從多數(shù)”的原則決定，試建立該邏輯函數(shù)。 解：第一步：設(shè)置自變量和因變量。 第二步：狀態(tài)賦值。對(duì)于自變量A、B、C設(shè)：同意為邏輯“1”，不同意為邏輯“0”。對(duì)于因變量L設(shè)：事情通過(guò)為 邏輯“1”，沒(méi)通過(guò)為邏輯“0”。上一頁(yè)返回下一頁(yè)共一百三十二頁(yè)8.1邏輯(lu j)代數(shù)基礎(chǔ)知識(shí) 第三步：根據(jù)題義及上述規(guī)定列出函數(shù)的真值表如表8-8所示。 一般地說(shuō)，若輸入邏

17、輯變量A、B、C的取值確定以后，輸出邏輯變量L的值也唯一地確定了，就稱(chēng)L是A、B、C的邏輯函數(shù)，寫(xiě)作(xizu)： L=f（A，B，C） 邏輯函數(shù)與普通代數(shù)中的函數(shù)相比較，有兩個(gè)突出的特點(diǎn)： （1）邏輯變量和邏輯函數(shù)只能取兩個(gè)值0和1。 （2）函數(shù)和變量之間的關(guān)系是由“與”、“或”、“非”三種基本運(yùn)算決定的。 2邏輯函數(shù)的表示方法 邏輯函數(shù)的表示方法主要有三種，它們是真值表、函數(shù)表達(dá)式和邏輯圖。上一頁(yè)返回下一頁(yè)共一百三十二頁(yè)8.1邏輯(lu j)代數(shù)基礎(chǔ)知識(shí) （1）真值表表示法 將輸入邏輯變量的各種可能取值和相應(yīng)的函數(shù)值排列在一起而組成的表格。 如例8-6中以三個(gè)輸入A、B、C的表決邏輯，輸出

18、L與輸入的多數(shù)(dush)相一致，表8-8為該表決電路的邏輯真值表，在該表中把全部可能出現(xiàn)的邏輯組合狀態(tài)都反映出來(lái)。這種表示方法直觀，并且具有唯一性。 （2）函數(shù)表示法 函數(shù)表示法是由邏輯變量和“與”、“或”、“非”三種運(yùn)算符所構(gòu)成的表達(dá)式。 1）由真值表寫(xiě)出表達(dá)式 以例8-6的三變量表決邏輯為例，從真值 表8-8中可以看出： 當(dāng)A=0，B=1，C=1時(shí)，L=1，即。 當(dāng)A=1，B=0，C=1時(shí)，L=1，即。上一頁(yè)返回下一頁(yè)共一百三十二頁(yè)8.1邏輯(lu j)代數(shù)基礎(chǔ)知識(shí) 當(dāng)A=1，B=1，C=0時(shí)，L=1，即。 當(dāng)A=1，B=1，C=1時(shí)，L=1，即。 把輸出為“1”時(shí)的所有取值組合相邏輯或

19、起來(lái)，即可得到表示該函數(shù)的邏輯表達(dá)式： 用函數(shù)式表示邏輯關(guān)系不如真值表直觀，但它便于運(yùn)用定理和規(guī)則(guz)來(lái)運(yùn)算、變換和化簡(jiǎn)。 2）邏輯表達(dá)式的基本類(lèi)型 邏輯函數(shù)的真值表是惟一的，而表達(dá)式是多種多樣的，常用的典型表達(dá)式有：與或式、或與式、與非與非式、或非或非式和與或非式。例如： 上一頁(yè)返回下一頁(yè)共一百三十二頁(yè)8.1邏輯(lu j)代數(shù)基礎(chǔ)知識(shí) 這五種類(lèi)型的表達(dá)式恰好和門(mén)電路的主要類(lèi)型相對(duì)應(yīng)，與或式和或與式可用與門(mén)和或門(mén)的組合來(lái)實(shí)現(xiàn)，與非與非式可用與非門(mén)來(lái)實(shí)現(xiàn)，或非或非式可用或非門(mén)來(lái)實(shí)現(xiàn)，與或非式可用與或非門(mén)來(lái)實(shí)現(xiàn)。其中，與或表達(dá)式是邏輯函數(shù)的最基本表達(dá)形式。 （3）邏輯圖表示法 邏輯圖是由邏

20、輯符號(hào)及它們之間的連線(xiàn)而構(gòu)成的圖形。 由函數(shù)表達(dá)式可以畫(huà)出其相應(yīng)(xingyng)的邏輯圖。 例8-7 畫(huà)出函數(shù) 的邏輯圖。 解：可用兩個(gè)非門(mén)、兩個(gè)與門(mén)和一個(gè)或門(mén)組成。如圖8-10所示。 由邏輯圖也可以寫(xiě)出其相應(yīng)的函數(shù)表達(dá)式。 例8-8 寫(xiě)出如圖8-11所示邏輯圖的函數(shù)表達(dá)式。 解：可由輸入至輸出逐步寫(xiě)出邏輯表達(dá)式：上一頁(yè)返回下一頁(yè)共一百三十二頁(yè)8.1邏輯(lu j)代數(shù)基礎(chǔ)知識(shí) 8.1.6邏輯函數(shù)的化簡(jiǎn) 邏輯圖是根據(jù)表達(dá)式做出來(lái)的，表示同一個(gè)邏輯關(guān)系，表達(dá)式越簡(jiǎn)單，用的門(mén)電路數(shù)目和連接線(xiàn)就越少，既經(jīng)濟(jì)，又提高了電路的可靠性。為此，常常要對(duì)邏輯函數(shù)進(jìn)行化簡(jiǎn)。化簡(jiǎn)時(shí)又常以與或式為基礎(chǔ)，因?yàn)檫@種表

21、達(dá)式便于推演和利用各種定理。公式化簡(jiǎn)法就是利用邏輯代數(shù)的基本定理、公式等來(lái)化簡(jiǎn)。以下介紹一些常用的代數(shù)化簡(jiǎn)法。 （1）并項(xiàng)法。 運(yùn)用(ynyng)公式 ，將兩項(xiàng)合并為一項(xiàng)，消去一個(gè)變量。如： （2）吸收法。 運(yùn)用吸收律A+AB=A，消去多余的與項(xiàng)。如： （3）消去法。上一頁(yè)返回下一頁(yè)共一百三十二頁(yè)8.1邏輯(lu j)代數(shù)基礎(chǔ)知識(shí) （4）配項(xiàng)法。 先通過(guò)乘以 或加上 ，增加必要的乘積項(xiàng)，再用以上方法化簡(jiǎn)。如： 在化簡(jiǎn)邏輯函數(shù)時(shí)，要靈活運(yùn)用上述方法，才能將邏輯函數(shù)化為最簡(jiǎn)。 例8-9 化簡(jiǎn)邏輯函數(shù)： 解： （利用 ） （利用A+AB=A） （利用 ） 代數(shù)化簡(jiǎn)法的優(yōu)點(diǎn)是不受變量數(shù)目的限制。缺點(diǎn)是

22、：沒(méi)有固定的步驟可循；需要熟練運(yùn)用各種公式(gngsh)和定理；在化簡(jiǎn)一些較為復(fù)雜的邏輯函數(shù)時(shí)還需要一定的技巧和經(jīng)驗(yàn)；有時(shí)很難判定化簡(jiǎn)結(jié)果是否最簡(jiǎn)。上一頁(yè)返回共一百三十二頁(yè)8.2基本(jbn)邏輯門(mén)電路 門(mén)電路是數(shù)字電路中最基本的單元電路。門(mén)電路的輸入量與輸出量滿(mǎn)足一定的邏輯關(guān)系。按其邏輯功能來(lái)分，有與門(mén)電路、或門(mén)電路、與非門(mén)電路、或非門(mén)電路等。本節(jié)著重介紹晶體管的開(kāi)關(guān)特性、TTL門(mén)電路、CMOS門(mén)電路和集成門(mén)電路使用注意事項(xiàng)，主要(zhyo)掌握這些門(mén)電路的特點(diǎn)、外部特性和邏輯功能，對(duì)其內(nèi)部電路也要作一些了解，以有助于合理地選擇和正確地使用。 8.2.1晶體管的開(kāi)關(guān)特性 數(shù)字電路中二、三極管

23、和場(chǎng)效應(yīng)管基本上是工作在開(kāi)關(guān)狀態(tài)，既飽和導(dǎo)通和截止?fàn)顟B(tài)。因此需要了解它們?cè)陂_(kāi)關(guān)狀態(tài)下工作的特點(diǎn)，同時(shí)還要研究它們?cè)凇伴_(kāi)”與“關(guān)”狀態(tài)轉(zhuǎn)換過(guò)程中所出現(xiàn)的問(wèn)題。 1二極管的開(kāi)關(guān)特性 二極管電路如圖8-12(a)所示，二極管的特性如圖8-12(b)所示，為二極管兩端的電壓。返回下一頁(yè)共一百三十二頁(yè)8.2基本(jbn)邏輯門(mén)電路 （1）靜態(tài)特性 輸入電壓uI的波形圖如圖8-12(c)所示，正向電壓值為UF，反向電壓值為UR，在不考慮動(dòng)態(tài)變化過(guò)程的條件下，其正向?qū)娏鳛?式中為二極管導(dǎo)通時(shí)的正向壓降（硅管UV0.7V,鍺管UV0.2V），當(dāng)輸入電壓uI為反向電壓UR時(shí)，流過(guò)二極管和RL中的電流為IR，

24、與輸入uI相對(duì)應(yīng)的電流波形圖如圖8-12(c)中的下圖粗實(shí)線(xiàn)所示。由以上分析可見(jiàn)：二極管開(kāi)關(guān)并不是理想開(kāi)關(guān)，正向?qū)〞r(shí)有管壓降UV，反向截止時(shí)有反向飽和電流IR；如果正向?qū)〞r(shí)忽略UV，二極管相當(dāng)于一個(gè)閉合的開(kāi)關(guān)，反向截止時(shí)忽略IR，二極管相當(dāng)于一個(gè)斷開(kāi)的開(kāi)關(guān)。 （2）二極管開(kāi)關(guān)的動(dòng)態(tài)特性 如圖8-12(c)所示，在t=t1時(shí)，輸入電壓uI由UF突變到UR，而二極管不能立刻截止，因?yàn)槎O管有電容效應(yīng)（PN結(jié)勢(shì)壘電容和擴(kuò)散電容），電容兩端(lin dun)的電壓不能突變，也就是存在上一頁(yè)返回下一頁(yè)共一百三十二頁(yè)8.2基本(jbn)邏輯門(mén)電路 電容充放電的漸變過(guò)程。在輸入電壓突變的瞬間(shn j

25、in),二極管仍維持突變前的壓降值UV和極性,這瞬間的反向電流為 當(dāng)t=t2時(shí)存儲(chǔ)電荷基本消散，反向電流開(kāi)始下降。當(dāng)t=t3時(shí)反向電流降到0.1IR。 ts=t2-t1為存儲(chǔ)時(shí)間，這是消散存儲(chǔ)電荷的時(shí)間，體現(xiàn)了擴(kuò)散電容效應(yīng)。 ts=t3-t2為下降時(shí)間，這是勢(shì)壘區(qū)變寬的過(guò)程，體現(xiàn)了勢(shì)壘電容效應(yīng)。 trets十tt稱(chēng)為反向恢復(fù)時(shí)間。 二極管作開(kāi)關(guān)作用是利用它的單向?qū)щ娦?，?dāng)外加電壓頻率較高，輸入的反向電壓保持的時(shí)間小于tre時(shí)，二極管就失去了單向?qū)щ姷奶匦?，也就不能作開(kāi)關(guān)了。 同理，二極管從截止轉(zhuǎn)為正向?qū)ㄒ残枰獣r(shí)間，這段時(shí)間稱(chēng)為開(kāi)通時(shí)間。開(kāi)通時(shí)間比反向恢復(fù)時(shí)間要小得多，一般可以忽略不計(jì)。上一頁(yè)

26、返回下一頁(yè)共一百三十二頁(yè)8.2基本(jbn)邏輯門(mén)電路 2三極管的開(kāi)關(guān)(kigun)特性 （1）靜態(tài)開(kāi)關(guān)特性 在數(shù)字電路中，三極管是作為一個(gè)開(kāi)關(guān)管來(lái)使用的，它工作在飽和導(dǎo)通狀態(tài)或截止?fàn)顟B(tài)。下面參照?qǐng)D8-13所示共發(fā)射極三極管開(kāi)關(guān)電路和輸出特性曲線(xiàn)來(lái)討論三極管的靜態(tài)開(kāi)關(guān)特性。 截止條件 當(dāng)輸入uI小于三極管發(fā)射結(jié)死區(qū)電壓時(shí)，IBICBO0，ICICEO0，VCEVCC，三極管工作在截止區(qū)，對(duì)應(yīng)圖8-13（b）中的A點(diǎn)。三極管工作在截止?fàn)顟B(tài)的條件為：發(fā)射結(jié)反偏或小于死區(qū)電壓。對(duì)于硅三極管，當(dāng)UBE0.5時(shí)， ，即可認(rèn)為管子處于截止?fàn)顟B(tài)。實(shí)際應(yīng)用中，為提高管子的截止可靠性，防止因外界干擾使三極管脫離

27、截止區(qū)，一般都加一定的反偏電壓。截止時(shí)的等效電路如圖8-14所示。上一頁(yè)返回下一頁(yè)共一百三十二頁(yè)8.2基本(jbn)邏輯門(mén)電路 放大狀態(tài) 發(fā)射結(jié)正向偏置，集電結(jié)反向偏置， 與 間呈正比關(guān)系且有放大作用，即 管子工作于放大狀態(tài)。 飽和狀態(tài) 當(dāng) ，集電結(jié)和發(fā)射結(jié)均正偏時(shí)，iB增大，iC不再以 保倍的關(guān)系增大，而基本上保持不變。此時(shí)三極管工作于飽和狀態(tài)。 通常以 或以 為臨界飽和(boh)條件，當(dāng) 時(shí)為過(guò)飽和(boh)。稱(chēng) / 為飽和(boh)深度系數(shù) ，一般 取值為1.52.5。在飽和(boh)時(shí)，C、E間的飽和(boh)壓降很小，即 因此，C、E間可視為短路，相當(dāng)于開(kāi)關(guān)接通。其等效電路如圖8-1

28、4(b)所示。 上一頁(yè)返回下一頁(yè)共一百三十二頁(yè)8.2基本(jbn)邏輯門(mén)電路 (2)動(dòng)態(tài)開(kāi)關(guān)(kigun)特性 和二極管相似，三極管工作在開(kāi)關(guān)狀態(tài)時(shí)，其內(nèi)部電荷的建立與消散都需要一定的時(shí)間。因此，集電極電流的變化總是滯后于輸入電壓的變化，這說(shuō)明三極管由截止變?yōu)轱柡突蛴娠柡妥優(yōu)榻刂剐枰欢ǖ臅r(shí)間。 8.2.2 MOS管的開(kāi)關(guān)特性 金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)管（簡(jiǎn)稱(chēng)MOS）也可作為開(kāi)關(guān)管使用，它分為增強(qiáng)型MOS管和耗盡型MOS管兩類(lèi)，兩者的工作原理相同，區(qū)別在于當(dāng)柵極源極電壓 時(shí),增強(qiáng)型MOS管無(wú)導(dǎo)電溝道，而耗盡型MOS管已存在導(dǎo)電溝道。根據(jù)采用的基片材料不同,增強(qiáng)型和耗盡型MOS管又分別有N溝道和P

29、溝道兩種類(lèi)型。圖8-15(a)是N溝道增強(qiáng)型管組成的開(kāi)關(guān)電路，MOS管的開(kāi)啟電壓為 當(dāng)輸入電壓 時(shí)，MOS管形成導(dǎo)電溝道，管子導(dǎo)通，溝道電阻為 上式表明，MOS管溝道電阻與 有關(guān)，當(dāng) 時(shí)，溝道電阻與近似成反比。 當(dāng)輸入電壓UI增加得足夠大時(shí)，MOS管的溝道電阻將變得很小，只要 ，輸出電壓將變?yōu)榈碗娖?，?，MOS管相當(dāng)于開(kāi)關(guān)閉合狀態(tài), 其等效電路如圖8-15(c)所示。 由于MOS管是單極型器件，溝道的形成和消失基本上不需要時(shí)間，MOS管的開(kāi)關(guān)時(shí)間主要取決于輸入電容及輸出電容的充放電時(shí)間，因此在等效電路中輸入電容是不能忽略的，它的大小直接(zhji)影響MOS管的開(kāi)關(guān)時(shí)間。上一頁(yè)返回下一頁(yè)共一

30、百三十二頁(yè)8.2基本(jbn)邏輯門(mén)電路 8.2.3 TTL與非門(mén) TTL門(mén)電路就是(jish)晶體管-晶體管邏輯電路，其輸入端、輸出端均由晶體管組成。TTL門(mén)電路具有功耗小、速度快、扇出數(shù)大、成本低等優(yōu)點(diǎn)，是一種使用較為廣泛的電路。 1.TTL與非門(mén) （1）工作原理 標(biāo)準(zhǔn)TTL與非門(mén)電路和邏輯符號(hào)如圖8-16(a)、(b)所示。它的工作原理如下： 輸入A、B、C中有一個(gè)為“0”時(shí)，T1管飽和，T1管的基極被鉗位在1V左右，不能使T2、T5導(dǎo)通，T3、T4組成的復(fù)合管導(dǎo)通，輸出 ，為高電平“1”。 輸入A、B、C中全為“1”時(shí)，+5V經(jīng)R1、T1管集電結(jié)、，T2管的發(fā)射結(jié)、T5管發(fā)射結(jié)導(dǎo)通，此

31、時(shí)T1基極被鉗位在2.1V左右，T1管的發(fā)射結(jié)反偏截止，T2、T5飽和導(dǎo)通，T3、T4截止，輸出 為低電平“0”。 上一頁(yè)返回下一頁(yè)共一百三十二頁(yè)8.2基本(jbn)邏輯門(mén)電路 （2）電壓傳輸特性 電壓傳輸特性是指輸出電壓隨輸入電壓uI變化的關(guān)系(gun x)曲線(xiàn)。 曲線(xiàn)（分為AB、BC、CD和DE四段）。 如圖8-17（a）所示，將TTL與非門(mén)的一個(gè)輸入端的電位由小變大，而將其它輸入端接電源（高電平），測(cè)其輸出電壓。從圖8-17(b)的電壓傳輸特性上可以看到：當(dāng)輸入電壓UI小于0.6V時(shí)，輸出電壓UO為高電平，對(duì)應(yīng)圖中AB段；當(dāng)UI由0.6V繼續(xù)升高時(shí)，UO線(xiàn)性下降，如圖中BC段，當(dāng)UI增大

32、到1.4V左右時(shí)，輸出UO急劇下降，并變?yōu)榈碗娖?，如圖中CD段，這一段叫作過(guò)渡區(qū)或轉(zhuǎn)折區(qū)，所對(duì)應(yīng)的輸入電壓稱(chēng)為閾值電壓或門(mén)限電壓，用UTH表示(典型值為1.3V1.V)；此后，UI再升高，輸出UO保持為低電平，即 ，如圖中DE段。 (3)TTL與非門(mén)的主要參數(shù) 輸出高電平UOH：在正邏輯體制中代表邏輯“1”的輸出電壓。上一頁(yè)返回下一頁(yè)共一百三十二頁(yè)8.2基本(jbn)邏輯門(mén)電路 輸出低電平UOL：在正邏輯體制中代表(dibio)邏輯“0”的輸出電壓。UOL的理論值為0.3V，產(chǎn)品規(guī)定輸出低電平的最大值UOL（max）=0.4V。 開(kāi)門(mén)電平電壓UON是指輸出電壓下降到UOL（max）時(shí)對(duì)應(yīng)的輸入

33、電壓。即輸入高電壓的最小值。在產(chǎn)品手冊(cè)中常稱(chēng)為輸入高電平電壓，用UIH（min）表示。產(chǎn)品規(guī)定UIH（min）=2V。 關(guān)門(mén)電平電壓UOFF是指輸出電壓下降到UOH（min）時(shí)對(duì)應(yīng)的輸入電壓。即輸入低電壓的最大值。在手冊(cè)中常稱(chēng)為輸入低電平電壓，用UIL（max）表示。產(chǎn)品規(guī)定UIL（max）=0.8V。 輸入低電平電流IIL是指當(dāng)門(mén)電路的輸入端接低電平時(shí)，從門(mén)電路輸入端流出的電流。 產(chǎn)品規(guī)定IIL1.6mA。 輸入高電平電流IIH是指當(dāng)門(mén)電路的輸入端接高電平時(shí)，流入輸入端的電流。產(chǎn)品規(guī)定：IIH40uA。上一頁(yè)返回下一頁(yè)共一百三十二頁(yè)8.2基本(jbn)邏輯門(mén)電路 輸出低電平電流IOL：當(dāng)驅(qū)動(dòng)

34、門(mén)輸出低電平時(shí)，電流從負(fù)載門(mén)灌入驅(qū)動(dòng)門(mén)。當(dāng)負(fù)載門(mén)的個(gè)數(shù)增加(zngji)，灌電流增大，會(huì)使輸出低電平升高。因此，把允許灌入輸出端的電流定義為輸出低電平電流IOL，產(chǎn)品規(guī)定IOL16mA。 輸出高電平電流IOH:當(dāng)驅(qū)動(dòng)門(mén)輸出高電平時(shí)，電流從驅(qū)動(dòng)門(mén)拉出,流至負(fù)載門(mén)的輸入端。拉電流增大時(shí)，會(huì)使輸出高電平降低。因此，把允許拉出輸出端的電流定義為輸出高電平電流IOH。產(chǎn)品規(guī)定IOH0.4mA。 扇出系數(shù)N：允許驅(qū)動(dòng)同類(lèi)門(mén)電路的最大數(shù)目。 輸出高電平時(shí)的扇出系數(shù)； 輸出低電平時(shí)的扇出系數(shù)。 一般NOLNOH，常取兩者中的較小值作為門(mén)電路的扇出系數(shù)，用NO表示。 噪聲容限：TTL門(mén)電路的輸出高低電平不是一個(gè)

35、值，而是一個(gè)范圍。同樣，它的輸入高低電平也有一個(gè)范圍，即它上一頁(yè)返回下一頁(yè)共一百三十二頁(yè)8.2基本(jbn)邏輯門(mén)電路 的輸入信號(hào)允許(ynx)一定的容差，稱(chēng)為噪聲容限。 低電平噪聲容限UNLUOFF-UOL（max）；高電平噪聲容限UNH UOH（min）-UON。 若UNLUNH，則在衡量門(mén)電路的抗干擾能力時(shí)，取兩者中的較小值作為依據(jù)。 平均傳輸延遲時(shí)間tpd 如圖8-18所示，導(dǎo)通延遲時(shí)間tPHL是指從輸入波形上升沿的中點(diǎn)到輸出波形下降沿的中點(diǎn)所經(jīng)歷的時(shí)間。截止延遲時(shí)間tPLH是指從輸入波形下降沿的中點(diǎn)到輸出波形上升沿的中點(diǎn)所經(jīng)歷的時(shí)間。與非門(mén)的傳輸延遲時(shí)間tPD是tPHL和tPLH的平

36、均值。即 一般TTL與非門(mén)傳輸延遲時(shí)間tpd的值為幾納秒十幾個(gè)納秒，典型值為310ns。 （4）TTL集成芯片 上一頁(yè)返回下一頁(yè)共一百三十二頁(yè)8.2基本(jbn)邏輯門(mén)電路 74X系列為標(biāo)準(zhǔn)的TTL門(mén)系列。其中X為L(zhǎng)表示低功耗；X為H表示高速；X為S表示肖特基（采用抗飽和技術(shù)）系列；X為L(zhǎng)S表示低功耗肖特基系列，這是應(yīng)用較廣泛的一種TTL門(mén)電路，相當(dāng)于國(guó)產(chǎn)的CT4000系列。常用的集成TTL與非門(mén)電路有74LS00（四個(gè)二輸入端）、74LS20（二個(gè)四輸入端）等。如圖8-19(a)、(b)所示分別為芯片74LS00、74LS20的外引腳排列圖。 三態(tài)與非門(mén) 所謂三態(tài)門(mén)，是指邏輯門(mén)的輸出除有高、

37、低電平兩種狀態(tài)外，還 有第三種狀態(tài)高阻狀態(tài)(或稱(chēng)禁止?fàn)顟B(tài))的門(mén)電路，簡(jiǎn)稱(chēng)TSL門(mén)。其電路組成是TTL與非門(mén)的輸入級(jí)多了一個(gè)控制器件D，如圖8-20(a)所示,對(duì)應(yīng)的邏輯符號(hào)如圖8-20(b)所示。 A和B是輸入端，EN是控制端或稱(chēng)使能端。當(dāng)EN=0時(shí)，T1管和D同時(shí)(tngsh)導(dǎo)通，T1導(dǎo)通使T2、T5截止，D導(dǎo)通使T3、T4上一頁(yè)返回下一頁(yè)共一百三十二頁(yè)8.2基本(jbn)邏輯門(mén)電路 截止，此時(shí)輸出處于高阻態(tài)與輸入A、B間無(wú)任何關(guān)系；當(dāng)EN=1時(shí)，D截止，此時(shí)電路即為普通的與非門(mén)，輸出F與輸入A、B之間為與非邏輯關(guān)系，可輸出“0”或“1”。 圖8-20所示的電路，在EN=0時(shí)，電路為高阻狀

38、態(tài)，在EN=1時(shí)，電路為“與非”門(mén)狀態(tài)，故稱(chēng)控制端為高電平有效。有的三態(tài)與非門(mén)為低電平有效，在邏輯符號(hào)中用EN加小圓圈表示，不加小圓圈表示高電平有效。 三態(tài)與非門(mén)可作為(zuwi)輸入設(shè)備與數(shù)據(jù)總線(xiàn)之間的接口。可將輸入設(shè)備的多組數(shù)據(jù)分時(shí)傳遞到同一數(shù)據(jù)總線(xiàn)上，并且任何時(shí)刻只允許有一個(gè)三態(tài)門(mén)處于工作狀態(tài)，占用數(shù)據(jù)總線(xiàn)，而其余的三態(tài)門(mén)均處于高阻態(tài)，即脫離總線(xiàn)狀態(tài)。上一頁(yè)返回下一頁(yè)共一百三十二頁(yè)8.2基本(jbn)邏輯門(mén)電路 集電極開(kāi)路門(mén)（OC門(mén)） 圖8-16所示的TTL與非門(mén)電路是不能并聯(lián)使用的，否則當(dāng)一個(gè)門(mén)電路輸出為高電平而另一個(gè)門(mén)電路輸出為低電平時(shí)，會(huì)產(chǎn)生一個(gè)很大的電流，造成功耗過(guò)大，損壞門(mén)電路

39、。 將兩個(gè)或多個(gè)門(mén)電路的輸出端并聯(lián)起來(lái)得到與邏輯關(guān)系，稱(chēng)為線(xiàn)與。這種電路結(jié)構(gòu)的特點(diǎn)是：節(jié)省組件、減少(jinsho)傳輸延遲和功耗，簡(jiǎn)化電路結(jié)構(gòu)。集電極開(kāi)路門(mén)(OC門(mén))是一種能夠?qū)崿F(xiàn)線(xiàn)與邏輯的電路。OC門(mén)是將原TTL與非門(mén)電路中的T5管的集電極開(kāi)路，并取消了集電極電阻。使用時(shí)，為保證OC門(mén)的正常工作，必須在輸出端與電源UCC之間串聯(lián)一個(gè)電阻，該電阻稱(chēng)為上拉電阻。OC門(mén)電路如圖8-21（a）所示，圖8-21（b）為OC門(mén)的邏輯符號(hào)。 TTL門(mén)電路使用注意事項(xiàng) （1）電源和地上一頁(yè)返回下一頁(yè)共一百三十二頁(yè)8.2基本(jbn)邏輯門(mén)電路 TTL電路在工作狀態(tài)高速轉(zhuǎn)換時(shí)，電源電流會(huì)出現(xiàn)瞬態(tài)尖峰值，稱(chēng)為

40、(chn wi)尖峰電流或浪涌電流，幅度可達(dá)45mA，該電流在電源線(xiàn)與地線(xiàn)之間產(chǎn)生的電壓降將引起噪聲干擾。為此，在集成電路電源和地線(xiàn)之間接0.01F的高頻濾波電容，在電源輸入端接2050F的低頻濾波電容或電解電容，以有效地消除電源線(xiàn)上的噪聲干擾。同時(shí)，為了保證系統(tǒng)的正常工作，必須保證電路良好地接地。 （2）電路外引線(xiàn)端的連接 電路外引線(xiàn)端的連接應(yīng)注意以下幾點(diǎn)。 不能將電源與地線(xiàn)接錯(cuò)，否則將燒毀電路。 各輸入端不能直接與高于5.5V和低于0.5V的低內(nèi)阻電源相連，因?yàn)榈蛢?nèi)阻電源會(huì)產(chǎn)生較大電流而燒壞電路。 輸出端不允許與低內(nèi)阻電源直接相連，但可以通過(guò)電阻相連，以提高輸出電平。上一頁(yè)返回下一頁(yè)共一百

41、三十二頁(yè)8.2基本(jbn)邏輯門(mén)電路 輸出端接有較大的容性負(fù)載時(shí)，電路在斷開(kāi)到接通的瞬間，會(huì)產(chǎn)生很大的沖擊電流而損壞電路，應(yīng)用時(shí)應(yīng)串聯(lián)電阻(dinz)。 除具有OC結(jié)構(gòu)和三態(tài)結(jié)構(gòu)的電路外，不允許將電路的輸出端并聯(lián)使用。 （3）多余輸入端的處理 與門(mén)、與非門(mén)電路多余輸入端可以懸空，但這樣處理容易受到外界的干擾而使電路產(chǎn)生錯(cuò)誤動(dòng)作，所以應(yīng)接電源UCC以獲得高電平輸入；或門(mén)、或非門(mén)的多余輸入端不能懸空，所以對(duì)門(mén)電路的多余輸入端一般采取接地以直接獲得低電平輸入；也可以采取與其他輸入端并聯(lián)使用的方法，但這樣對(duì)信號(hào)驅(qū)動(dòng)電流的要求會(huì)相應(yīng)增加。3種處理方法如圖8-22所示。 8.2.4 CMOS集成門(mén)電路

42、CMOS邏輯門(mén)是在NMOS的基礎(chǔ)上發(fā)展起來(lái)的，電路采用N溝道增強(qiáng)型MOS管與P溝道增強(qiáng)型MOS管接成互補(bǔ)形式，具有結(jié)構(gòu)簡(jiǎn)單、功耗上一頁(yè)返回下一頁(yè)共一百三十二頁(yè)8.2基本(jbn)邏輯門(mén)電路 小、品種繁多等優(yōu)點(diǎn)，得到廣泛的應(yīng)用。它的特點(diǎn)是功耗極小，工作電流是納安級(jí)，抗干擾能力強(qiáng)，輸入阻抗高，帶負(fù)載能力強(qiáng)，電源電壓允許范圍大(315V)。 1CMOS反相器 CMOS反相器是CMOS電路的一種基本結(jié)構(gòu)。在改進(jìn)的CMOS集成電路中，都以CMOS反相器作為輸入、輸出電路。因而掌握CMOS反相器的組成及特性具有普遍的意義。如圖8-23所示為CMOS反相器電路。CMOS反相器是由一個(gè)NMOS管和一個(gè)PMOS

43、管串接組成的，兩管的柵極連接在一起作輸入端，兩管的漏極連接在一起作輸出端，如圖8-23所示。對(duì)于TN來(lái)說(shuō)，當(dāng) （TN的開(kāi)啟電壓），就導(dǎo)通；對(duì)于TP來(lái)說(shuō)，當(dāng) （TP的開(kāi)啟電壓），就導(dǎo)通。設(shè): ， ，反相器的工作原理(yunl)如下： 當(dāng)UI2V，TN截止，TP導(dǎo)通，輸出UOUDD=10V；當(dāng)2VUI5V，TN上一頁(yè)返回下一頁(yè)共一百三十二頁(yè)8.2基本(jbn)邏輯門(mén)電路 工作在飽和區(qū)，TP工作在可變電阻區(qū)；當(dāng)UI=5V，兩管都工作在飽和區(qū)，UO=（UDD/2）=5V；當(dāng)5VUI8V，TP工作在飽和區(qū)，TN工作在可變電阻區(qū)；當(dāng)UI8V，TP截止，TN導(dǎo)通，輸出UO=0V。可見(jiàn)該CMOS門(mén)電路的閾值電

44、壓 。 對(duì)于反相器來(lái)說(shuō)：當(dāng)輸入為低電平時(shí)，輸出為高電平；當(dāng)輸入為高電平時(shí)，輸出為低電平。輸入與輸出是反相（非）的關(guān)系，即 在實(shí)際的CMOS反相器電路中，為了防止擊穿，需在電路中加保護(hù)措施，如圖8-24所示。 2CMOS與非門(mén)電路 以CMOS反相器為基礎(chǔ)，構(gòu)成(guchng)的CMOS與非門(mén)電路如圖8-25所示，由兩個(gè)PMOS管和兩個(gè)NMOS管構(gòu)成。T1、T2組成反相器，T3、T4也是一個(gè)反相器，但T1、T3相串聯(lián)，T2、T4相并聯(lián)。只有當(dāng)A=B=1時(shí)，T1、T3導(dǎo)通，T2、T4截止，L=0。當(dāng)A、B輸入為其他上一頁(yè)返回下一頁(yè)共一百三十二頁(yè)8.2基本(jbn)邏輯門(mén)電路 組合時(shí)，T1和T3至少有

45、一個(gè)截止，則L=1。這滿(mǎn)足與非邏輯關(guān)系，即。 3CMOS集成門(mén)電路使用注意事項(xiàng) （1）操作規(guī)則：靜電擊穿是CMOS電路失效的原因之一，在實(shí)際使用時(shí)應(yīng)遵守以下保護(hù)原則。 在防靜電材料中儲(chǔ)存或運(yùn)輸；進(jìn)行手工焊接時(shí)所采用的設(shè)備應(yīng)接地；電源接通期間不應(yīng)把器件從測(cè)試座上插入或拔出；調(diào)試電路時(shí)，應(yīng)先接通線(xiàn)路板電源，后接通信號(hào)源電源。斷電(dun din)時(shí)應(yīng)先斷開(kāi)信號(hào)源電源，后斷開(kāi)線(xiàn)路板電源。 （2）輸入規(guī)則： 輸入信號(hào)電壓必須控制在USSUDD之間；輸入端接低內(nèi)阻信號(hào)源時(shí)，應(yīng)在輸入端與信號(hào)源之間串聯(lián)限流電阻；輸入端接大電容時(shí)，同樣要加限流電阻；與TTL門(mén)電路不同，CMOS門(mén)電路的多余輸入端不允許懸空，要

46、根據(jù)電路邏輯功能的不同接UDD（高電平）或USS（低電平）。上一頁(yè)返回下一頁(yè)共一百三十二頁(yè)8.2基本(jbn)邏輯門(mén)電路 （3）輸出規(guī)則 輸出端的電平只能在USSUDD之間；除具有OD門(mén)結(jié)構(gòu)和三態(tài)輸出結(jié)構(gòu)的門(mén)電路外，不允許把輸出端并聯(lián)使用以實(shí)現(xiàn)線(xiàn)與邏輯；不允許直接與UDD或USS連接；為增加CMOS門(mén)電路的驅(qū)動(dòng)能力，同一芯片的幾個(gè)電路可以并聯(lián)在一起使用，不在同一芯片上不允許這樣使用。 （4）電源使用規(guī)則 電源電壓應(yīng)保持(boch)在最大極限電源電壓范圍之內(nèi)；CMOS門(mén)電路的電源極性不能倒接。上一頁(yè)返回共一百三十二頁(yè)8.3組合邏輯電路的分析(fnx)與設(shè)計(jì) 8.3.1概述 在數(shù)字系統(tǒng)中，根據(jù)邏輯

47、功能特點(diǎn)的不同，數(shù)字電路可分為(fn wi)組合邏輯電路和時(shí)序邏輯電路兩大類(lèi)。所謂組合邏輯電路是這樣一類(lèi)電路：在任意時(shí)刻，電路的輸出狀態(tài)僅僅取決于該時(shí)刻電路輸入信號(hào)的取值組合，而與電路以前的狀態(tài)無(wú)關(guān)。組合邏輯電路的一般框圖如圖8-26所示。 8.3.2組合邏輯電路的分析 組合邏輯電路的分析主要是根據(jù)給定組合邏輯電路的邏輯圖，確定電路輸入輸出之間的邏輯關(guān)系，從而確定電路的邏輯功能。組合邏輯電路的一般分析步驟如下。 （1）根據(jù)給定邏輯圖，寫(xiě)出組合邏輯電路輸出端的邏輯函數(shù)表達(dá)式。 （2）將輸出邏輯函數(shù)表達(dá)式化簡(jiǎn)或變換成最簡(jiǎn)表達(dá)式。返回下一頁(yè)共一百三十二頁(yè)8.3組合邏輯電路的分析(fnx)與設(shè)計(jì) （3

48、）由邏輯表達(dá)式列出電路的真值表。 4）由真值表說(shuō)明電路的邏輯功能，或直接由真值表給出電路的邏輯功能。 例8-10 組合(zh)電路如圖8-27所示，分析該電路的邏輯功能。 解：（1）由邏輯圖逐級(jí)寫(xiě)出邏輯表達(dá)式： （2）化簡(jiǎn)與變換如下： （3）由表達(dá)式列出真值表，如表8-9所示。 （4）分析邏輯功能： 由表可以看出，當(dāng)A、B、C中有兩個(gè)或兩個(gè)以上為“1”，電路輸出為“1”，可知這是一個(gè)多數(shù)表決電路。 例8-11已知邏輯電路如圖8-28所示，分析其邏輯功能。 解：（1）由邏輯圖逐級(jí)寫(xiě)出邏輯表達(dá)式： （2）化簡(jiǎn)與變換：上一頁(yè)返回下一頁(yè)共一百三十二頁(yè)8.3組合邏輯電路的分析(fnx)與設(shè)計(jì) （3）列真

49、值表：如表8-10所示。 （4）分析真值表可知本電路的邏輯功能是：輸入相同（同為0或同為1）時(shí)輸出為0；輸入相異（一個(gè)為0，一個(gè)為1） 時(shí)輸出為1。這種邏輯電路稱(chēng)為“異或”門(mén)。 邏輯表達(dá)式可寫(xiě)為 如果A與B相同是Y=1，A與B相反時(shí)Y=0，這種電路稱(chēng)為“同或”門(mén)，“同或”門(mén)的邏輯表達(dá)式為： “異或”門(mén)和“同或”門(mén)的邏輯符號(hào)分別如圖8-29 (a)、(b)所示。 8.3.3 用小規(guī)模器件實(shí)現(xiàn)組合邏輯電路 組合邏輯電路設(shè)計(jì)的一般步驟如下。 （1）對(duì)實(shí)際(shj)邏輯問(wèn)題進(jìn)行邏輯抽象，確定電路的輸入變量和輸出變量，以及它們的邏輯狀態(tài)值。上一頁(yè)返回下一頁(yè)共一百三十二頁(yè)8.3組合邏輯電路的分析(fnx)

50、與設(shè)計(jì) （2）按照邏輯要求確定電路輸入輸出之間的邏輯關(guān)系，列寫(xiě)電路的真值表。 （3）由真值表寫(xiě)出輸出的邏輯表達(dá)式并進(jìn)行化簡(jiǎn)，并根據(jù)所選用的門(mén)電路類(lèi)型進(jìn)行適當(dāng)變形。 （4）根據(jù)輸出端的邏輯表達(dá)式選用邏輯門(mén)，畫(huà)出邏輯電路圖。 綜上所述，用小規(guī)模器件實(shí)現(xiàn)組合邏輯電路設(shè)計(jì)過(guò)程的基本步驟如框圖表示。 例8-12設(shè)計(jì)一個(gè)監(jiān)測(cè)信號(hào)(xnho)燈工作狀態(tài)的邏輯電路。電路正常工作時(shí)，紅、黃、綠三盞燈中只能是紅、綠單獨(dú)亮或黃、綠同時(shí)亮。而當(dāng)出現(xiàn)其他五種點(diǎn)亮狀態(tài)時(shí)，表明發(fā)生了故障，要求監(jiān)測(cè)電路發(fā)出故障信號(hào)(xnho)，以提醒維護(hù)人員前去維修。用“與非”門(mén)實(shí)現(xiàn)電路。 解：（1）以紅、黃、綠三盞燈的狀態(tài)為輸入變量，分別

51、用R、Y、G表示，規(guī)定燈亮為“1”，不亮為“0”。取上一頁(yè)返回下一頁(yè)共一百三十二頁(yè)8.3組合邏輯電路的分析(fnx)與設(shè)計(jì) 故障信號(hào)為輸出變量，用L表示(biosh)，正常工作時(shí)L為“0”，發(fā)生故障時(shí)L為“1”。根據(jù)題意列出真值表如表8-11所示。 （2）由真值表寫(xiě)出各輸出的邏輯表達(dá)式： （3）根據(jù)要求，將上式化簡(jiǎn)并轉(zhuǎn)換為與非表達(dá)式： （4）畫(huà)出邏輯圖，如圖8-30所示。 例8-13三臺(tái)設(shè)備分別為A、B、C，有1號(hào)、2號(hào)兩個(gè)電源，設(shè)計(jì)一個(gè)設(shè)備電源控制電路。若只有一臺(tái)設(shè)備投入運(yùn)行，則由Y0輸出信號(hào)啟動(dòng)1號(hào)電源供電；若有兩臺(tái)設(shè)備投入運(yùn)行則由Y1輸出信號(hào)啟動(dòng)2號(hào)電源供電；若三臺(tái)設(shè)備同時(shí)投入工作則由Y

52、0、Y1同時(shí)輸出信號(hào)啟動(dòng)1號(hào)、2號(hào)電源供電。試按照上述要求設(shè)計(jì)該電源自動(dòng)切換控制電路。 解：以A、B、C三臺(tái)設(shè)備的狀態(tài)為輸入變量，規(guī)定投入運(yùn)行上一頁(yè)返回下一頁(yè)共一百三十二頁(yè)8.3組合邏輯電路(lu j din l)的分析與設(shè)計(jì) 為“1”，否則(fuz)為“0”。取輸出信號(hào)Y0、Y1為輸出變量，啟動(dòng)電源工作時(shí)為“1”，否則(fuz)為“0”。根據(jù)題意列出真值表如表所示。 （1）列真值表：如表8-12所示 （2）由真值表寫(xiě)出各輸出的邏輯表達(dá)式： （3）化簡(jiǎn)與變換輸出邏輯表達(dá)式： （4）畫(huà)出邏輯圖，如圖8-31 所示。 以上兩個(gè)例子說(shuō)明了如何根據(jù)要求來(lái)設(shè)計(jì)出邏輯圖，掌握這種方法后，面對(duì)各種實(shí)用的中規(guī)

53、模電路不僅知其然，而且知其所以然。上一頁(yè)返回共一百三十二頁(yè)8.4常用(chn yn)組合邏輯器件 組合邏輯電路的種類(lèi)很多，常用的有編碼器、譯碼器、加法器等。目前，這些組合邏輯電路已被制成各種中小規(guī)模的單片集成器件，它們體積小、適用性強(qiáng)、兼容性好、功耗低、可靠性高，其應(yīng)用日益廣泛(gungfn)。下面介紹幾種常用的組合邏輯器件。 8.4.1編碼器 能實(shí)現(xiàn)編碼的數(shù)字電路稱(chēng)為編碼器。例如計(jì)算機(jī)的鍵盤(pán)就是由編碼器組成的，當(dāng)我們按鍵時(shí)，編碼器便自動(dòng)將該鍵的信號(hào)編成一個(gè)二進(jìn)制代碼送到計(jì)算機(jī)中，以便計(jì)算機(jī)對(duì)信號(hào)進(jìn)行傳送、運(yùn)算處理和存儲(chǔ)。 編碼器是一個(gè)多輸入、多輸出的組合邏輯電路，其每一個(gè)輸入端線(xiàn)代表一種信息

54、（如數(shù)、字符等），而全部輸出線(xiàn)表示與該信息相對(duì)應(yīng)的二進(jìn)制代碼。 按照輸出代碼種類(lèi)的不同，編碼器可分為二進(jìn)制編碼器和二十進(jìn)制編碼器。返回下一頁(yè)共一百三十二頁(yè)8.4常用(chn yn)組合邏輯器件 二進(jìn)制編碼器 將輸入信號(hào)編成二進(jìn)制代碼的電路稱(chēng)為二進(jìn)制編碼器。由于位二進(jìn)制代碼可以表示個(gè)信息，所以輸出位代碼的二進(jìn)制編碼器最多可以有個(gè)輸入信號(hào)。 二進(jìn)制編碼器有普通(ptng)編碼器和優(yōu)先編碼器兩種類(lèi)型。圖8-32所示的是三位二進(jìn)制編碼器示意圖，I0，I1，I7是信號(hào)輸入端，分別對(duì)應(yīng)0，1，7八個(gè)數(shù)碼，Y0，Y1，Y2為編碼輸出端。普 通編碼器不可同時(shí)輸入兩個(gè)或兩個(gè)以上的輸入信號(hào)，否則，電路的邏輯功能將

55、會(huì)混亂。優(yōu)先編碼器允許輸入兩個(gè)或兩個(gè)以上的輸入信號(hào)，它只對(duì)優(yōu)先級(jí)別最高的輸入信號(hào)編碼，故邏輯功能不會(huì)混亂。 常用的有8線(xiàn)-3線(xiàn)優(yōu)先編碼器，該編碼器有8個(gè)信號(hào)輸入端和3個(gè)輸出端，任意一個(gè)輸入端作用輸入信號(hào)后，3個(gè)輸出端以三位二進(jìn)制數(shù)碼與之對(duì)應(yīng)。上一頁(yè)返回下一頁(yè)共一百三十二頁(yè)8.4常用組合(zh)邏輯器件 實(shí)際的8線(xiàn)-3線(xiàn)優(yōu)先編碼器CT74LS148的引腳如圖8-33所示。圖中為輸入信號(hào)端，輸入信號(hào)低電平有效；為編碼輸出端，采用反碼輸出。所謂反碼是指它的數(shù)值原定輸出為1時(shí)，現(xiàn)在輸出為0。如原定為101，那么它的反碼是010。該編碼器還設(shè)有控制端,也稱(chēng)選通端、禁止端或使能端，當(dāng)=0時(shí)，允許編碼；=1

56、時(shí)，禁止編碼，此時(shí)輸入不論為何種狀態(tài)，輸出和 、均為1。為選通輸出端，在兩片集成電路串接應(yīng)用時(shí)，高位片的與低位片相連，以便擴(kuò)展優(yōu)先編碼功能。為優(yōu)先擴(kuò)展輸出端，應(yīng)用它可以使所編數(shù)碼輸出位得到擴(kuò)展。優(yōu)先編碼CT74LS148的真值表如表8-13所示，表中“”表示任意態(tài)。 由真值表可知：編碼器輸入中，優(yōu)先級(jí)最高，優(yōu)先級(jí)最低，因此，當(dāng)=0時(shí)，不管其他編碼輸入為何值，只對(duì)“7”編碼，即=000。當(dāng)=1，=0時(shí)，不管其他編碼輸入端為何值，只對(duì)“6”編碼，即=001。 根據(jù)以上分析可看出，在優(yōu)先編碼器中，允許幾個(gè)(j )信號(hào)同時(shí)加到上一頁(yè)返回下一頁(yè)共一百三十二頁(yè)8.4常用組合(zh)邏輯器件 輸入端，而電路

57、只對(duì)優(yōu)先級(jí)別最高的信號(hào)進(jìn)行編碼，能保證編碼的唯一性。 二-十進(jìn)制編碼器 將十進(jìn)制數(shù)的十個(gè)數(shù)字09編成二進(jìn)制代碼的電路，叫做二-十進(jìn)制編碼器。8421BCD 碼編碼器的編碼表如表8-14所示。 由編碼表可寫(xiě)出輸出端Y3、Y2、Y1、Y0表達(dá)式為： Y3= I8+ I9=Y2= I4+ I5+ I6+ I7=Y1= I2+ I3+ I6+ I7=Y0= I1+ I3+ I5+ I7+ I9=根據(jù)以上邏輯表達(dá)式，可畫(huà)出由與非門(mén)組成(z chn)的8421BCD碼編碼器的邏輯圖，如圖8-34所示。 二-十進(jìn)制編碼器由于有10個(gè)輸入端，4個(gè)輸出端，所以又稱(chēng)10線(xiàn)-4線(xiàn)編碼器。同二進(jìn)制編碼器一樣，二-十進(jìn)

58、制編碼器也有普通編碼器和優(yōu)先編碼器兩種類(lèi)型，常見(jiàn)二-十進(jìn)制優(yōu)先編碼器型號(hào)有中規(guī)模集成組件CT74LS147等，其管腳與使用可通過(guò)有關(guān)手冊(cè)查出。上一頁(yè)返回下一頁(yè)共一百三十二頁(yè)8.4常用組合邏輯(lu j)器件 8.4.2譯碼器 譯碼是編碼的逆過(guò)程。，它能將輸入的二進(jìn)制代碼的含義“翻譯”成對(duì)應(yīng)的輸出信號(hào)，用來(lái)驅(qū)動(dòng)顯示電路或控制其它部件(bjin)工作，實(shí)現(xiàn)代碼所規(guī)定的操作。能實(shí)現(xiàn)譯碼功能的數(shù)字電路稱(chēng)為譯碼器。常用的譯碼器有二進(jìn)制譯碼器、二-十進(jìn)制譯碼器和顯示譯碼器等。 二進(jìn)制譯碼器 將二進(jìn)制代碼“翻譯”成對(duì)應(yīng)的輸出信號(hào)的電路稱(chēng)為二進(jìn)制譯碼器，其示意圖如圖8-35所示。它的輸入是一組二進(jìn)制代碼，輸出

59、是一組高低電平值。若輸入是n位二進(jìn)制代碼，譯碼器必然有2n個(gè)輸出端。所以二位二進(jìn)制譯碼器有2個(gè)輸入端，4個(gè)輸出端，故又稱(chēng)2線(xiàn)4線(xiàn)譯碼器。三位二進(jìn)制譯碼器有3個(gè)輸入端，8個(gè)輸出端，又稱(chēng)3線(xiàn)8線(xiàn)譯碼器。本書(shū)只介紹2線(xiàn)4線(xiàn)譯碼器。 2線(xiàn)4線(xiàn)譯碼器的典型產(chǎn)品有CT74LS139等。圖8-36(a)是2線(xiàn)4上一頁(yè)返回下一頁(yè)共一百三十二頁(yè)8.4常用組合(zh)邏輯器件 線(xiàn)譯碼器74LS139的邏輯電路圖, 圖(b)是其引腳排列圖。A0、A1為二進(jìn)制代碼輸入端，為譯碼輸出端，為選通端，用以控制譯碼器工作，S上的“非”號(hào)表示(biosh)低電平有效。 由圖8-36 (a)可見(jiàn)，當(dāng)選通端=1，則接選通端的反相器

60、輸出為0時(shí)，四個(gè)與非門(mén)被封鎖，不論A0、A1為何值，均輸出高電平，譯碼器不工作。當(dāng) =0，則接選通端的反相器輸出為1時(shí)，四個(gè)與非門(mén)打開(kāi)，譯碼器工作，對(duì)應(yīng)A0、A1的不同取值組合，只有一個(gè)輸出為低電平，其余輸出均為高電平。例如，若輸入代碼A1A0=11，只有對(duì)應(yīng)的輸出端=0，而其余輸出端均輸出高電平（無(wú)效）。 由圖8-36（a）可寫(xiě)出譯碼器的輸出表達(dá)式為： = = = = 2線(xiàn)4線(xiàn)譯碼器CT74LS139真值表如表8-15所示。 二-十進(jìn)制譯碼器上一頁(yè)返回下一頁(yè)共一百三十二頁(yè)8.4常用組合(zh)邏輯器件 將二進(jìn)制代碼譯成09十個(gè)十進(jìn)制數(shù)信號(hào)的電路，叫做二-十進(jìn)制譯碼器。二-十進(jìn)制譯碼器中有四位