專用集成電路設(shè)計實(shí)踐(西電版)第2章-集成電路工藝基礎(chǔ)課件

1、第2章 集成電路工藝基礎(chǔ) 2.1引言 2.2集成電路制造工藝概述 2.3雙極集成電路的基本制造工藝 2.4CMOS集成電路的基本制造工藝 2.5BiCMOS集成電路的基本制造工藝 2.6BCD集成電路的基本制造工藝 2.7鍺硅器件及其外延工藝簡介 2.1引言2.1.1IC制造基本原理制造集成電路所用的材料主要包括硅(Si)、鍺(Ge)等半導(dǎo)體,以及砷化鎵(GaAs)、鋁鎵砷(AlGaAs)、銦鎵砷(InGaAs)等半導(dǎo)體化合物,其中以硅最為常用。半導(dǎo)體是導(dǎo)電能力介于導(dǎo)體和絕緣體之間的一類物質(zhì)。半導(dǎo)體材料之所以能成為制造集成電路的材料,關(guān)鍵在于在純凈的半導(dǎo)體中加入少量的雜質(zhì),可以使其導(dǎo)電率在幾個

2、數(shù)量級范圍內(nèi)改變,這樣就可以通過控制摻雜濃度來控制半導(dǎo)體的導(dǎo)電性能,從而制成各種需要的器件。這些雜質(zhì)元素的作用在于它們能為半導(dǎo)體提供帶負(fù)電荷的自由電子或帶正電荷的空穴。提供自由電子的雜質(zhì)元素稱為施主雜質(zhì),提供空穴的雜質(zhì)元素稱為受主雜質(zhì),因?yàn)樗鼈兛梢越邮芄柚械碾娮?而在原電子處留下空穴。自由電子為多數(shù)載流子的半導(dǎo)體稱為N型半導(dǎo)體,空穴為多數(shù)載流子的半導(dǎo)體稱為P型半導(dǎo)體。當(dāng)把N型半導(dǎo)體和P型半導(dǎo)體有機(jī)地結(jié)合在一起的時候,在它們的過渡區(qū)就形成了PN結(jié),把PN結(jié)以某種方式排列并與其他物理結(jié)構(gòu)組合,就可以得到不同的半導(dǎo)體器件。集成電路有各種各樣的封裝,如雙列封裝、單列封裝、圓形封裝、菱形封裝、扁平封裝等

3、,封裝的材料也多種多樣,如陶瓷、玻璃、塑料、金屬等。若打開集成電路外面的封裝材料,就可以看到里面有一片導(dǎo)體小片,稱為管芯或芯片,它被固定在底座上,并有金屬絲把它和外面的管腳連接起來。雖然不同器件的管芯各不相同,但它們都是由在半導(dǎo)體材料上形成的一些PN結(jié)所構(gòu)成的。因此,集成電路制造的關(guān)鍵問題就是根據(jù)設(shè)計要求,在半導(dǎo)體的不同區(qū)域形成所需要的PN結(jié),這在生產(chǎn)上主要通過氧化、光刻、摻雜等多種工藝的多次反復(fù)來形成。 2.1.2工藝類型簡介按所制造器件的結(jié)構(gòu)不同,可把IC制造工藝分為雙極型和MOS型兩種基本類型。由雙極工藝制造的器件,它的導(dǎo)通機(jī)理是將電子和空穴這兩種極性的載流子作為在有源區(qū)中運(yùn)載電流的工具

4、,這也是它稱為雙極工藝的原因。MOS工藝又可以分為單溝道MOS工藝和CMOS工藝。單溝道MOS工藝包括PMOS工藝和NMOS工藝。在同一個襯底上可以制作出雙極晶體管、NMOS管和PMOS管,并且制作這三種晶體管的工藝是兼容的,這種工藝叫BiCMOS工藝。而能夠在同一芯片上制作雙極管、CMOS和DMOS器件的工藝稱為BCD工藝。另外,按照MOS的柵電極的不同可以把MOS工藝分為鋁柵工藝和硅柵工藝,其中硅柵工藝已經(jīng)成為CMOS制造中的主流工藝。按照CMOS工藝的不同可以分為P阱工藝、N阱工藝以及雙阱工藝。 根據(jù)工序的不同可以把工藝分成三類:前工序、后工序及輔助工序。1.前工序前工序包括從晶片開始加

5、工到中測之前的所有工序。前工序結(jié)束時,半導(dǎo)體器件的核心部分管芯就形成了。前工序包括以下三類工藝:(1)薄膜制備工藝:包括氧化、外延、化學(xué)氣相淀積、蒸發(fā)、濺射。(2)摻雜工藝:包括離子注入和擴(kuò)散。(3)圖形加工技術(shù):包括制版和光刻。2.后工序后工序包括從中測開始到器件完成的所有工序,包括中間測試、劃片、貼片、焊接、封裝、成品測試等工序。3.輔助工序前、后工序是IC工藝流程直接涉及到的工序,為保證整個工藝流程的進(jìn)行,還需要一些輔助性的工序,這些工序包括:(1)超凈環(huán)境的制備。IC特別是VLSI的生產(chǎn),需要超凈的環(huán)境。例如,光刻工序要求環(huán)境的潔凈度低于10級(1立方英尺空間中,直徑大于等于0.5m的

6、塵埃數(shù)不多于10個,直徑0.1m的塵埃數(shù)不多于350個)。(2)高純水、氣的制備。IC生產(chǎn)中所用的水必須是去離子、去中性原子團(tuán)和細(xì)菌,絕緣電阻率高達(dá)15Mcm以上的電子級純水;所使用的各種氣體也必須是高純度的。(3)材料準(zhǔn)備。這個工序包括制備單晶、切片、磨片、拋光等工序,制成IC生產(chǎn)所需要的單晶圓片。 2.2集成電路制造工藝概述本節(jié)介紹集成電路制造過程中所用到的主要工藝,即氧化工藝、摻雜工藝、光刻工藝、外延工藝、金屬化工藝及制版工藝等。2.2.1氧化工藝 1.SiO2薄膜在集成電路中的作用在集成電路的制造過程中,要對硅反復(fù)進(jìn)行氧化,制備SiO2薄膜。SiO2薄膜在集成電路制作過程中主要有下列作

7、用: (1)作為對雜質(zhì)選擇擴(kuò)散的掩膜。當(dāng)對硅表面一定區(qū)域要擴(kuò)散雜質(zhì)元素的時候,對不需要擴(kuò)散的區(qū)域,就可以用一層SiO2薄膜將它遮蓋起來,這樣SiO2薄膜就遮擋住了雜質(zhì)元素,實(shí)現(xiàn)了對硅表面有選擇區(qū)域的摻雜。實(shí)際上,雜質(zhì)在向硅里擴(kuò)散的同時,也在向SiO2薄膜里擴(kuò)散,因此,SiO2薄膜要起到掩蔽作用就要滿足兩個條件:第一,所要擴(kuò)散的雜質(zhì)元素在SiO2中的擴(kuò)散系數(shù)必須明顯小于它在硅中的擴(kuò)散系數(shù);第二,SiO2薄膜要有一定的厚度。 (2)作為MOS器件的絕緣柵材料。(3)作為器件表面的保護(hù)(鈍化)膜。在硅的表面覆蓋一層SiO2薄膜,可以使硅表面免受后續(xù)工序可能帶來的污染及劃傷,也消除了環(huán)境對硅表面的直接

8、影響,起到了鈍化半導(dǎo)體表面的作用,提高了半導(dǎo)體的可靠性和穩(wěn)定性。(4)作為絕緣介質(zhì)和隔離介質(zhì),如器件之間的隔離、層間的隔離介質(zhì)。(5)作為集成電路中電容器元件的介質(zhì)。SiO2是很好的電容介質(zhì)材料,以SiO2為電容介質(zhì),可以很方便地構(gòu)成電容。但在集成電路中,電容往往占用芯片面積較大,所以電路設(shè)計中總是盡量避免采用大容量電容。 2.熱氧化原理以及實(shí)現(xiàn)方法生長SiO2薄膜的方法有很多種,如熱氧化、陽極氧化、化學(xué)氣相淀積等。其中以熱氧化和化學(xué)氣相淀積(ChemicalVaporDeposition,CVD)最為常用。熱氧化生成SiO2薄膜,是將硅片放入高溫(10001200)的氧化爐內(nèi)(如圖21所示)

9、,然后通入氧氣,在氧化環(huán)境中使硅表面發(fā)生氧化,生成SiO2薄膜。 圖21熱氧化過程示意圖 根據(jù)氧化環(huán)境的不同又可把熱氧化分為干氧法和濕氧法兩種。如果氧化環(huán)境是純氧氣,這種生成SiO2薄膜的方法就稱為干氧法。干氧法生成SiO2薄膜的機(jī)理是:氧氣與硅表面的硅原子在高溫下按式(21)反應(yīng),生成SiO2薄膜: Si+O2=SiO2 (21) 如果讓氧氣先通過95的去離子水,攜帶一部分水汽進(jìn)入氧化爐,則氧化環(huán)境就是氧氣加水汽,這種生成SiO2薄膜的方法就是濕氧法。濕氧法由于氧化環(huán)境中有水汽存在,所以氧化過程不僅有氧氣對硅的氧化作用,還有水汽對硅的氧化作用,即 Si+O2=SiO2Si+2H2O=SiO2

10、+2H2 (22) 干氧法的優(yōu)點(diǎn)是生成的SiO2薄膜結(jié)構(gòu)致密、排列均勻、重復(fù)性好,不僅掩蔽能力強(qiáng)、鈍化效果好,而且在光刻時與光刻膠接觸良好,不宜浮膠。它主要的缺點(diǎn)是SiO2薄膜生長速度太慢,相比于濕氧法,如果同樣在1200高溫下生成0.6m的SiO2薄膜,用濕氧法大約需要32分鐘,而用干氧法則需要8小時,這在生產(chǎn)上就會使效率降低。濕氧法雖然生成SiO2薄膜的速度快,但氧化環(huán)境中含有水汽,水汽和SiO2薄膜也能發(fā)生化學(xué)反應(yīng),生成硅烷醇(SiOH),即 SiO2+H2O2(SiOH) (23) 由于用濕氧法生成的SiO2薄膜的表面有硅烷醇的存在,使得它在光刻時與光刻膠接觸不良,容易產(chǎn)生浮膠,這也是

11、濕氧法的最大缺點(diǎn)。而且用濕氧法生成的SiO2薄膜的致密性也不如干氧法,但其作為掩膜的掩蔽能力和鈍化效果基本能滿足生產(chǎn)要求。濕氧法和干氧法各有所長,各有所短,因此在生產(chǎn)中一般不單獨(dú)采用某一種方法,而是將兩種方法結(jié)合起來,采用干氧濕氧干氧交替的氧化方式,即在氧化開始時先通一段時間純氧氣(干氧),然后再加入水汽進(jìn)行濕氧,濕氧結(jié)束后再通一段時間純氧氣。這樣就可使?jié)裱踅Y(jié)束后SiO2薄膜表面的硅烷醇(SiOH)重新變?yōu)镾iO2,明顯改善了SiO2薄膜與光刻膠的接觸性能,提高了SiO2薄膜的質(zhì)量。 化學(xué)氣相淀積是使一種或數(shù)種化學(xué)氣體以某種方式激活后在襯底表面發(fā)生化學(xué)反應(yīng),從而在襯底表面生成所需的固體薄膜的方

12、法?；瘜W(xué)氣相淀積的種類有常壓化學(xué)氣相淀積(APCVD)、低壓化學(xué)氣相淀積(LPCVD)、等離子體化學(xué)氣相淀積(PECVD)、光致化學(xué)氣相淀積(PhotoCVD)等幾種。用化學(xué)氣相淀積法生成SiO2薄膜,主要是將硅烷(SiH4)與氧按下式反應(yīng): SiH4+2O2SiO2+2H2O (24) 或用烷氧基硅烷分解生成SiO2薄膜。 2.2.2摻雜工藝 1.擴(kuò)散工藝 物質(zhì)的微?？偸菚r刻不停地處于運(yùn)動之中,這可稱之為熱運(yùn)動。在熱運(yùn)動的作用下,物質(zhì)的微粒都有一種從高濃度的地方向低濃度的地方運(yùn)動的趨勢,這就是擴(kuò)散。 擴(kuò)散的機(jī)理有兩種:替位擴(kuò)散和填隙擴(kuò)散。在高溫情況下,單晶固體中的晶格原子圍繞其平衡位置振動,

13、偶然也可能會獲得足夠的能量離開原來的位置而形成填隙原子,原來的位置形成空位,而鄰近的雜質(zhì)原子向空位遷移,這就是雜質(zhì)的替位擴(kuò)散方式。雜質(zhì)原子也可能以填隙原子的形式從一處移到另一處而并不占據(jù)晶格位置,這種方式稱為雜質(zhì)的填隙擴(kuò)散。 1)擴(kuò)散方程 一維情況下,雜質(zhì)擴(kuò)散由式(25)描述: 式中:J是單位面積雜質(zhì)的傳輸速率(雜質(zhì)流密度),單位為個粒子/(cm2s);N(x,t)是雜質(zhì)的濃度,單位為個粒子/cm3;D是擴(kuò)散系數(shù),單位為cm2/s;x是雜質(zhì)運(yùn)動方向的坐標(biāo),單位為cm;t是擴(kuò)散時間,單位為s。 式(25)表明單位面積、單位時間雜質(zhì)的局部傳輸速率,與雜質(zhì)的濃度梯度成正比,比例常數(shù)就是擴(kuò)散系數(shù),它反

14、映了擴(kuò)散速度的快慢。擴(kuò)散系數(shù)與溫度的關(guān)系很大,生產(chǎn)中一般是在10001200的高溫下進(jìn)行的。在一定的擴(kuò)散條件下(包括溫度),雜質(zhì)濃度不高時可認(rèn)為擴(kuò)散系數(shù)是常數(shù)。公式中的負(fù)號表明雜質(zhì)是由濃度高的地方向濃度低的地方擴(kuò)散的。根據(jù)質(zhì)量守衡定律,雜質(zhì)濃度隨時間的變化要與擴(kuò)散通量隨位置的變化相等,即 (26) 將式(25)帶入式(26)即得 (27) 式(27)即為擴(kuò)散方程。擴(kuò)散方程描述了在雜質(zhì)擴(kuò)散的過程中,硅片中各點(diǎn)處雜質(zhì)濃度與時間的關(guān)系。當(dāng)擴(kuò)散時間一定時,雜質(zhì)的分布就定下來了,這個分布可由求解擴(kuò)散方程得到(應(yīng)該注意的是,對于不同的初始條件,擴(kuò)散方程的解是不同的)。這樣,在雜質(zhì)的分布達(dá)到要求時迅速將溫度

15、降至室溫,這時擴(kuò)散系數(shù)很小,可認(rèn)為擴(kuò)散已經(jīng)停止,則高溫時形成的結(jié)果被固定下來,這就是擴(kuò)散的基本原理。 2)兩種表面源的擴(kuò)散分布 對于不同的初始條件,擴(kuò)散方程的解是不同的。下面分析兩種簡單的初始條件下擴(kuò)散方程的解,以便了解擴(kuò)散的基本規(guī)律。(1)恒定表面源擴(kuò)散。恒定表面源擴(kuò)散是指在擴(kuò)散的過程中,硅片表面的擴(kuò)散源的濃度(NS)始終保持不變,即在x0處始終有N(0,t)NS,這稱為擴(kuò)散方程的邊界條件;同時,在擴(kuò)散開始的時候(t0時),硅片內(nèi)沒有雜質(zhì),這稱為擴(kuò)散方程的初始條件。這樣來求解擴(kuò)散方程(27),就可得到滿足擴(kuò)散方程邊界條件和初始條件的擴(kuò)散方程的解,即雜質(zhì)在硅片內(nèi)的濃度與擴(kuò)散時間和位置的關(guān)系:

16、(2-8)其中: 其值可由余誤差函數(shù)積分表查出。 是余誤差函數(shù),圖22恒定表面源擴(kuò)散 (2)有限表面源的擴(kuò)散分布。擴(kuò)散的雜質(zhì)源在擴(kuò)散開始前已積累在硅片表面一薄層內(nèi)(x0) 初始條件: 通過一定的運(yùn)算,可求得滿足上述邊界和初始條件的擴(kuò)散方程(27)的解為 (29) 式(29)是高斯分布,這說明在有限表面源條件下擴(kuò)散時,雜質(zhì)的分布是高斯分布。由式(29)可見,表面濃度是時間的函數(shù)。圖23是根據(jù)式(29)得到的與三個不同的擴(kuò)散時間相對應(yīng)的硅片內(nèi)雜質(zhì)濃度的分布曲線。由圖23可以看出,隨著擴(kuò)散時間的增加,雜質(zhì)進(jìn)入硅片內(nèi)部的深度在增加,而硅片表面雜質(zhì)的濃度卻在下降。 圖23有限表面源擴(kuò)散 3)常用擴(kuò)散方法

17、(1)液態(tài)源擴(kuò)散。這種方法是使保護(hù)氣體(如氮?dú)?、氬?通過含有雜質(zhì)元素的液態(tài)源,攜帶雜質(zhì)蒸氣進(jìn)入高溫擴(kuò)散爐內(nèi)的石英管中,雜質(zhì)蒸氣經(jīng)高溫?zé)岱纸獠⑴c硅片表面的硅原子反應(yīng),生成雜質(zhì)原子,然后以雜質(zhì)原子的形式向硅片內(nèi)擴(kuò)散。液態(tài)源擴(kuò)散具有設(shè)備簡單、操作方便、重復(fù)性好等優(yōu)點(diǎn),是生產(chǎn)中常采用的一種擴(kuò)散方式。 圖24氮化硼擴(kuò)散示意圖 (2)片狀源擴(kuò)散。這種方法是將含有雜質(zhì)元素的固態(tài)擴(kuò)散源做成片狀,并將它與硅片間隔地放置在擴(kuò)散爐內(nèi)進(jìn)行擴(kuò)散。生產(chǎn)中摻硼擴(kuò)散時常采用的氮化硼(NB)擴(kuò)散就屬于片狀源擴(kuò)散,如圖24所示。擴(kuò)散的過程是:先向擴(kuò)散爐內(nèi)通氧氣,使表面的氮化硼與氧氣發(fā)生反應(yīng)生成三氧化二硼,然后改通氮?dú)膺M(jìn)行擴(kuò)散,

18、三氧化二硼與硅反應(yīng)生成硼和二氧化硅,硼原子在高溫下向硅片內(nèi)進(jìn)行擴(kuò)散。 (3)固固擴(kuò)散。這種方法是在硅片表面先生成一層含有一定量雜質(zhì)的薄膜,然后在高溫下使這些雜質(zhì)向硅片內(nèi)擴(kuò)散。磷、硼、砷等雜質(zhì)都可通過這種方式擴(kuò)散。摻雜的薄膜可以是摻雜的氧化物、多晶硅、氮化物等,其中以摻雜氧化物最為常用。(4)涂層擴(kuò)散。這種方法是將雜質(zhì)摻到化合物溶液中,并將這種含有雜質(zhì)的化合物溶液涂布在硅片表面,在保護(hù)環(huán)境下進(jìn)行高溫擴(kuò)散。SiO2乳膠是一種常用于涂層擴(kuò)散的化合物。 2.離子注入技術(shù)將雜質(zhì)元素的原子離子化,使其成為帶電的雜質(zhì)離子,然后用電場加速這些雜質(zhì)離子,使其獲得極高的能量并直接轟擊半導(dǎo)體基片。當(dāng)這些雜質(zhì)離子進(jìn)入

19、半導(dǎo)體基片后,受到半導(dǎo)體原子的阻擋停了下來,這樣就在半導(dǎo)體基片內(nèi)形成了一定的雜質(zhì)分布。由此可見,離子注入技術(shù)和擴(kuò)散技術(shù)一樣,也是一種摻雜工藝,但離子注入技術(shù)和擴(kuò)散技術(shù)的機(jī)理不同。離子注入技術(shù)有其自身的特點(diǎn):注入溫度低(約400),避免了高溫處理;通過控制注入的電學(xué)條件可精確控制摻雜的濃度和結(jié)深,雜質(zhì)濃度不受材料固有濃度影響;可采用離子注入的元素種類多,注入純度高;可實(shí)現(xiàn)大面積薄而均勻的摻雜,橫向擴(kuò)散小。離子注入結(jié)束后,還要對半導(dǎo)體基片進(jìn)行退火處理,這是因?yàn)楦吣芰康碾s質(zhì)離子進(jìn)入半導(dǎo)體基片(如硅片),使得一部分硅原子離開了原來的位置,造成晶格損傷,雜質(zhì)離子也不是正好處在原來硅原子的位置上。退火通常

20、是在氮?dú)獾谋Ｗo(hù)下使硅片在一定溫度下保持一段時間,從而使晶格恢復(fù),也使雜質(zhì)離子進(jìn)入替代硅原子的位置而激活,起到施主或受主的作用。 圖25對稱高斯分布 理論分析表明,硅片中注入的雜質(zhì)離子的分布近似為對稱高斯分布(如圖25所示),雜質(zhì)濃度最大的地方離硅片表面有一定的距離。離子注入法之所以會形成這樣的分布,是因?yàn)殡s質(zhì)離子在電場加速后進(jìn)入硅片,受到硅原子的阻擋,能量完全耗盡后才停留在硅片內(nèi),能量大的離子就可能注入得深一些,而能量小的離子就注入得淺一些,而各個離子所攜帶的能量并不相同,能量小的和能量大的都是少數(shù),而能量居中的是多數(shù),這樣就形成了如圖25所示的分布。離子注入技術(shù)已是CMOS的主導(dǎo)工藝,但高濃

21、度摻雜和深結(jié)摻雜一般仍采用擴(kuò)散技術(shù)。 2.2.3光刻工藝光刻工藝是指借助于掩膜版(Mask),并利用光敏的抗蝕涂層發(fā)生光化學(xué)反應(yīng),結(jié)合刻蝕方法在各種薄膜上(如SiO2薄膜、多晶硅薄膜和各種金屬膜)刻蝕出各種所需要的圖形,實(shí)現(xiàn)掩膜版圖形到硅片表面各種薄膜上圖形的轉(zhuǎn)移的一種工藝。利用光刻工藝所刻出的圖形,就可實(shí)現(xiàn)選擇摻雜、選擇生長、形成金屬電極及互連等目的。生產(chǎn)過程中,光刻往往要反復(fù)進(jìn)行多次。光刻質(zhì)量的好壞對集成電路的性能影響很大,所能刻出的最細(xì)線條已成為影響集成電路所能達(dá)到的規(guī)模的關(guān)鍵工藝之一。在保證一定成品率的條件下,一條生產(chǎn)線能刻出的最細(xì)線條就代表了該生產(chǎn)線的工藝水平。如果某一條生產(chǎn)線能刻出

22、的最細(xì)線條是0.18m,就稱該生產(chǎn)線是0.18m工藝線。 光刻系統(tǒng)由曝光機(jī)、掩膜版、光刻膠等組成,其主要指標(biāo)有:(1)分辨率W(resolution),即光刻系統(tǒng)所能分辨和加工的最小線條尺寸;(2)焦深(DepthofFocus,DOF),即投影光學(xué)系統(tǒng)可清晰成像的尺寸范圍;(3)關(guān)鍵尺寸(CriticalDimension,CD)控制;(4)對準(zhǔn)和套刻精度(AlignmentandOverlay);(5)產(chǎn)率(Throughout);(6)價格。 光刻所用的光刻膠有正膠和負(fù)膠兩種。光刻膠膜本來不能被溶劑所溶解,當(dāng)受到適當(dāng)波長的光(如紫外光)照射后發(fā)生光分解反應(yīng),才變?yōu)榭扇苄缘奈镔|(zhì),這種膠稱為

23、正膠。與此相反,光刻膠膜本來可以被溶劑所溶解,只有當(dāng)受到適當(dāng)波長的光(如紫外光)照射后發(fā)生光聚合反應(yīng)而硬化,變?yōu)椴豢扇苄缘奈镔|(zhì),這種膠稱為負(fù)膠。與此相對應(yīng),光刻掩膜版也有正版和負(fù)版之分。版子上的圖形與刻蝕出來的襯底表面的掩膜圖形相同,這種光刻掩膜版稱為正版。以光刻SiO2薄膜為例,如果采用正版,版子上某個位置如果是窗口,則刻出來的SiO2薄膜相應(yīng)位置也應(yīng)該是窗口。負(fù)版則正好與正版相反。因此光刻膠如果采用正膠(負(fù)膠),光刻版也要采用正版(負(fù)版)。 圖26光刻工藝步驟(負(fù)膠)(a)涂光刻膠;(b)前烘;(c)曝光;(d)顯影;(e)堅膜;(f)腐蝕;(g)去膠 (1)涂膠。在硅片表面的SiO2薄膜

24、上均勻地涂上一層厚度適當(dāng)?shù)墓饪棠z,使光刻膠與SiO2薄膜粘附良好。(2)前烘。為了使膠膜里的溶劑充分揮發(fā),使膠膜干燥,以增加膠膜與SiO2薄膜的粘附性和膠膜的耐磨性,涂膠后要對其進(jìn)行前烘。前烘常用的方法有兩種:一種是在80恒溫干燥箱中烘1015分鐘,另一種是用紅外燈烘焙。(3)曝光。將光刻版覆蓋在涂好光刻膠的硅片上,用紫外線進(jìn)行選擇性照射,使受光照部分的光刻膠發(fā)生化學(xué)反應(yīng)。(4)顯影。經(jīng)過紫外線照射后的光刻膠部分,由于發(fā)生了化學(xué)反應(yīng)而改變了它在顯影液里的溶解度,因此將曝光后的硅片放入顯影液中就可以顯示出需要的圖形。對于負(fù)膠來說,未受紫外光照射的部分將被顯影液洗掉。 (5)堅膜。顯影以后,光刻膠

25、膜可能會含有殘留的溶劑而被泡軟、膨脹,所以要對其進(jìn)行堅膜。堅膜常用的方法是將顯影后的硅片放在烘箱里,在180200溫度下烘大約30分鐘。堅膜使光刻膠與SiO2薄膜接觸得更緊,也增加了膠膜本身的抗蝕能力。(6)腐蝕。用適當(dāng)?shù)母g液將沒有被光刻膠覆蓋而暴露在外面的SiO2薄膜腐蝕掉,光刻膠及其覆蓋的SiO2薄膜部分則被完好地保留下來。腐蝕有干法腐蝕和濕法腐蝕兩種。(7)去膠。腐蝕完后,將留在SiO2薄膜上的膠膜去掉。去膠也有干法去膠和濕法去膠兩種。 2.2.4外延工藝1.外延技術(shù)的重要性外延生長是指用化學(xué)氣相淀積的方法在單晶襯底上沿原來晶向向外延伸,生長出一薄層單晶層。1960年外延生長技術(shù)發(fā)明以

26、后,在半導(dǎo)體器件生產(chǎn)中一直起著巨大的作用。其作用主要包括：(1)比較好地解決了雙極集成電路中的隔離問題,成為雙極集成電路生產(chǎn)中的關(guān)鍵工藝之一。 (2)比較好地解決了高頻大功率晶體管對集電區(qū)材料電阻率要求的矛盾,提高了高頻大功率特性。根據(jù)晶體管的工作原理,提高頻率特性要求減小集電區(qū)串聯(lián)電阻rc,為此要求降低集電區(qū)材料的電阻率c;但要增大功率,就要求提高電源電壓,為此必須提高集電結(jié)擊穿電壓,這就要求提高集電區(qū)電阻率c。采用外延技術(shù)可較好地解決這個矛盾:在低電阻率襯底上生長一層電阻率較高的薄外延層,如圖27所示。高阻外延層集電區(qū)滿足了高擊穿電壓的要求,低電阻率的襯底則降低了集電極串聯(lián)電阻rc。 (3

27、)通過外延可以在一種單晶材料襯底上生長另一種材料的單晶薄層,而且控制氣相反應(yīng)中的雜質(zhì)可以方便地形成不同導(dǎo)電類型、不同雜質(zhì)濃度且雜質(zhì)分布陡峭的外延層,這就較好地滿足了某些特殊器件對材料結(jié)構(gòu)和雜質(zhì)分布的特殊要求。 圖27外延技術(shù)(a)非外延晶體管;(b)外延晶體管 2.外延生長原理1)氣相外延外延生長方法有多種,例如砷化鋅器件多用液相外延。在硅集成電路生產(chǎn)中通常采用氣相外延。具體方法有以下兩種。(1)氣相四氯化硅在加熱的硅襯底表面與氫氣反應(yīng),還原出硅原子淀積在硅表面上。其反應(yīng)為 SiCl4+2H2Si+4HCl (210) (2)硅烷熱分解: SiH4Si+2H2 從外延生長反應(yīng)看,它也屬于化學(xué)氣

28、相淀積范疇。在外延生長過程中可同時摻入一定量三價或五價雜質(zhì)原子的化合物。通過控制摻入的氣相雜質(zhì)類型和流量,就可控制外延層的導(dǎo)電類型和電阻率。 2)外延生長設(shè)備特點(diǎn)圖28為外延生長設(shè)備示意圖。通入PH3是為了在外延層中摻入磷原子。該設(shè)備的最大特點(diǎn)是加熱方式與熱氧化爐、擴(kuò)散爐均不相同。根據(jù)生長原理,只要溫度達(dá)到外延生長要求的溫度(一般為10002000),該區(qū)域上就會淀積一層硅。若采取像高溫擴(kuò)散爐那樣的電阻絲加熱方法,則整個石英管壁上都會淀積上一層硅。因此外延生長設(shè)備必須采用局部加熱的方法,即只在放硅襯底的位置加熱。生產(chǎn)中常用高頻加熱方法:硅襯底片放在具有一定電阻率的石墨板上,在石英管外通過高頻線

29、圈施加高頻電場使石墨感應(yīng)加熱。另外還有一種紅外加熱的方法,即將紅外輻射直接聚焦到放置硅片的襯底材料上,使其加熱達(dá)到要求的溫度。圖28外延設(shè)備示意圖 3.外延層質(zhì)量要求外延生長與摻雜技術(shù)的目的類似,都是形成具有一定導(dǎo)電類型和雜質(zhì)濃度的半導(dǎo)體層,其質(zhì)量要求主要有下面幾點(diǎn):(1)具有一定的厚度,且厚度均勻。(2)摻雜濃度(表現(xiàn)為電阻率)均勻并符合設(shè)計要求。(3)位錯、層錯、麻坑、霧狀缺陷、傷痕等缺陷盡量少。(4)雜質(zhì)分布滿足要求。 4.外延新技術(shù)在VLSI發(fā)展中,要求生長薄層外延(指厚為0.53.0m的外延層),甚至原子層厚的外延層。只對原有外延方法進(jìn)行工藝改進(jìn)已滿足不了超薄外延生長的需要,因此發(fā)展

30、了下述兩種全新的外延生長方法。1)分子束外延(MBE)分子束外延生長技術(shù)實(shí)際上是一種超高真空“蒸發(fā)”方法。即在10-1010-11Torr的超高真空環(huán)境下,加熱外延層組分元素,使之形成定向分子流,即分子束(這時真空度降至10-9Torr)。該分子束射向具有一定溫度的襯底(一般為400800),就淀積于襯底表面形成單晶外延層。生長速度一般在(0.010.3)m/min之間。分子束外延的優(yōu)點(diǎn)是:外延層質(zhì)量好,雜質(zhì)分布及外延層厚度均受控。但其生長速度慢,且設(shè)備價格相當(dāng)昂貴。 2)原子層外延技術(shù)采用分子束外延技術(shù),雖然可以根據(jù)生長速度,通過控制生長時間來實(shí)現(xiàn)原子層膜厚的控制，但在這種方法中,由于溫度、

31、氣流、分子束強(qiáng)度等因素不可避免地存在隨機(jī)起伏,生長速度也隨之變化,因此很難通過控制時間來實(shí)現(xiàn)原子層級的膜厚控制。近幾年出現(xiàn)的原子層外延則比較好地解決了這一問題。該方法的核心是實(shí)現(xiàn)了以原子層為單位的自限制生長機(jī)構(gòu)。具體做法是:在生長過程中,交替向外延反應(yīng)室中提供族和族氣體源,使外延層只能以單層原子層的速率生長。通過控制這種交替提供族和族氣體源的次數(shù),也就控制了生長的外延層中原子層的層數(shù)。 2.2.5金屬化工藝集成電路結(jié)構(gòu)形成后,電路中各元器件表面要制備電極,元器件間要實(shí)現(xiàn)互連,這些都是通過金屬化工藝實(shí)現(xiàn)的。其過程是:首先在管芯表面有關(guān)位置絕緣層上用光刻方法刻出引線接觸孔,然后在管芯表面淀積一層作

32、為電極和互連材料的金屬層并用光刻方法留下所需的金屬層圖形。最后進(jìn)行一次合金化,使接觸孔處的金屬層與硅材料間形成比較好的歐姆接觸。 1.金屬化材料的選用1)互連金屬化材料的要求(1)導(dǎo)電性能好,引起的損耗小。(2)與N型和P型硅之間都能形成粘附性好的歐姆接觸部分。(3)性能穩(wěn)定。要求金屬化工藝完成后,金屬化材料不和硅發(fā)生反應(yīng),金屬化的特性不受外界環(huán)境條件的影響,工作過程中金屬化層的完整性不會發(fā)生變化。 (4)臺階覆蓋性能好。由于生產(chǎn)中多次進(jìn)行氧化和光刻,管芯表面不是完全平整的。特別是在接觸窗口處,氧化層出現(xiàn)較大的臺階。金屬化層應(yīng)該能蓋住管芯表面的所有臺階,防止臺階處金屬化層變薄甚至出現(xiàn)斷條情況。

33、(5)工藝相容。要求淀積金屬時不應(yīng)改變已有器件的特性,能用普通的光刻方法形成需要的金屬化圖形。 2)常用的金屬化材料(1)鋁?？梢哉f沒有一種金屬稱得上是完全滿足上述要求的最好材料。相比較而言,鋁是一種能基本滿足這些條件的金屬。它與P型硅以及摻雜濃度大于51019/cm3的N型硅都能形成低阻歐姆接觸。接觸電阻大小與摻雜濃度有關(guān)。目前一般集成電路生產(chǎn)中都采用鋁作為互連材料。但用鋁作為金屬化材料存在下述問題:電遷移現(xiàn)象。金屬化鋁是一種多晶結(jié)構(gòu),有電流通過時,鋁原子受到運(yùn)動的導(dǎo)電電子作用,沿晶粒邊界向高電位端遷移,結(jié)果金屬化層高電位處出現(xiàn)金屬原子堆積,形成小丘、晶須,導(dǎo)致相鄰金屬走線間短路,低電位處出

34、現(xiàn)金屬原子的短缺而形成空洞導(dǎo)致開路。當(dāng)電流密度大于105A/cm2,溫度高于150時,鋁的電遷移現(xiàn)象比較明顯,影響了其使用可靠性。 鋁硅互溶問題。硅在鋁中有一定固溶度,隨著接觸孔處硅向鋁中的溶解,在硅中形成深腐蝕坑。鋁也向硅內(nèi)部滲透,某些位置滲透深度較深。當(dāng)滲透入硅中的鋁到達(dá)結(jié)面時引起PN結(jié)漏電增加,甚至短路。對淺PN結(jié),此問題比較嚴(yán)重。因此在大規(guī)模、超大規(guī)模集成電路中要采用其他金屬化材料。 (2)鋁硅合金。采用含少量硅的鋁合金作為金屬化材料。由于合金中硅的含量已接近或超過硅在鋁中的固溶度,因此采用此種金屬化材料后,接觸孔處基本不出現(xiàn)硅和金屬化材料間的互溶問題。通常結(jié)深小于1m的器件就應(yīng)采用9

35、8Al2Si的合金材料。(3)鋁銅合金。鋁中摻入銅后,銅原子在多晶狀鋁的晶粒邊界處分凝,阻止鋁原子沿晶粒邊界運(yùn)動,對鋁的電遷移有較大的抑制作用。生產(chǎn)中采用96Al4Cu可使產(chǎn)生電遷移的臨界電流值擴(kuò)大10倍。 (4)重?fù)诫s多晶硅。20世紀(jì)70年代初,在MOS集成電路中開始用重?fù)诫s多晶硅薄膜代替金屬鋁作為MOS器件的柵極材料并同時形成互連,與鋁金屬層一起形成一種“雙層”布線結(jié)構(gòu),給大規(guī)模MOSIC的設(shè)計提供了更大的靈活性,并有利于電路特性的提高。在1兆位的MOSIC中也還是采用這種互連線結(jié)構(gòu)。多晶硅生長主要采用低壓化學(xué)氣相淀積的方法。 (5)難熔金屬硅化物。多晶硅電阻率較高,當(dāng)IC中線條細(xì)至1m以

36、下時,多晶硅互連線已成為限制IC速度提高的主要障礙,為此出現(xiàn)了難熔金屬硅化物/多晶硅復(fù)合柵和互連技術(shù)。目前在VLSI中采用的有難熔金屬Ti、Mo、W、Ta及其硅化物。由于硅化物在形成過程中會產(chǎn)生較大的應(yīng)力,在薄柵氧化層及其硅襯底中引入缺陷,使MOS器件的電學(xué)特性和穩(wěn)定性變壞,因此目前多采用硅化物/多晶硅復(fù)合柵和互連結(jié)構(gòu),如此便可直接在多晶硅上采用蒸發(fā)、濺射或化學(xué)氣相淀積的方法淀積難熔金屬,加熱形成硅化物。此工藝與現(xiàn)有硅柵工藝相容,已被廣泛用于VLSI中。今后也有可能直接使用難熔金屬作為柵和互連材料。 2.金屬層淀積工藝1)真空蒸發(fā)方法此方法指在高真空中使金屬原子獲得足夠能量,脫離金屬表面束縛成

37、為蒸氣原子,在其飛行途中遇到基片就淀積在基片表面上形成一層金屬薄膜。按提供能量的方式不同,該方法又分為以下兩種:(1)鎢絲加熱蒸發(fā)。在鎢絲上掛有金屬材料(如Al絲),當(dāng)電流通過鎢絲時產(chǎn)生歐姆熱,使金屬材料熔化蒸發(fā)。由于鎢絲會帶來雜質(zhì)污染,特別是對半導(dǎo)體表面狀態(tài)影響很大的鈉離子沾污,并且用此法很難淀積高熔點(diǎn)金屬和合金薄膜,因此目前較少采用此法。 (2)電子束蒸發(fā)。由加熱燈絲產(chǎn)生的電子束通過電磁場,在電場加速下具有足夠高能量的電子束由磁場控制偏轉(zhuǎn)運(yùn)動方向,使其準(zhǔn)確打到蒸發(fā)源材料中心表面上。高速電子與蒸發(fā)源表面碰撞時放出能量,使蒸發(fā)源材料熔融蒸發(fā)。此法的主要優(yōu)點(diǎn)是淀積膜純度高,鈉離子污染少。2)濺射

38、技術(shù)在真空中充入一定的惰性氣體,在高壓電場作用下氣體放電形成離子,離子受強(qiáng)電場加速，轟擊靶源材料使其原子逸出,高速濺射到硅片上淀積成需要的薄膜。用濺射方法能形成合金和難熔金屬薄層。 3.金屬化互連系統(tǒng)結(jié)構(gòu)根據(jù)IC中幾何尺寸的不同,金屬化互連系統(tǒng)的結(jié)構(gòu)也有下述幾種不同形式。(1)單層金屬化系統(tǒng)。即金屬化互連系統(tǒng)只包括一種金屬(或合金)材料,例如純鋁或鋁硅、鋁銅、鋁硅銅合金。這是目前在一般集成電路中用得較普遍的結(jié)構(gòu)。(2)多層金屬化系統(tǒng)。在PN結(jié)較淺時,為了防止Al在硅中的滲透引起PN結(jié)特性的退化,往往采用多層金屬化結(jié)構(gòu)。該結(jié)構(gòu)示意圖如圖29所示。這時直接與硅接觸的是一層鉑,稱之為接觸層,它與硅可

39、以在相當(dāng)?shù)偷臏囟认滦纬煞€(wěn)定的硅化物,是比較理想的接觸層。鋁因其導(dǎo)電性能好,所以仍用作導(dǎo)電層。由于鋁與鉑反應(yīng)生成Al2Pt,使硅在其中溶解擴(kuò)散,導(dǎo)致接觸失效,因此在鋁和鉑之間加一層鎢鈦復(fù)合層作為阻擋層,形成一種接觸層阻擋層導(dǎo)電層的多層金屬化結(jié)構(gòu)。實(shí)際上前面介紹的多晶硅/難熔金屬硅化物也屬于多層金屬化類型。 圖29多層金屬化結(jié)構(gòu) (3)多層布線技術(shù)。隨著VLSI復(fù)雜程度的增加,金屬互連線的布線越來越復(fù)雜。占用的芯片面積也越來越大。在VLSI中互連線占用的面積甚至達(dá)到芯片總面積的80。為此,在IC中也可像多層印制電路版那樣,采用多層布線技術(shù)。即首先形成一層金屬化互連線,然后在其上生長一層絕緣層,并在

40、該絕緣層上開出接觸孔后形成第二層金屬化互連線。目前VLSI中已有采用四層布線的情況,這樣可增加設(shè)計靈活性,減小芯片面積,提高集成度。當(dāng)前要解決的關(guān)鍵技術(shù)問題是不同層間的互連及層間絕緣層的平坦化問題。 4.合金金屬鋁淀積在管芯表面,經(jīng)過光刻就得到需要的電極和互連圖形。為了形成較好的歐姆接觸,要在真空或氫、氦、氯等保護(hù)氣體中進(jìn)行500的1015min的合金化處理。這時接觸窗口處硅和鋁層以一定比例互溶,在鋁硅界面形成很薄的鋁硅合金層,實(shí)現(xiàn)低阻歐姆接觸。 2.2.6制版工藝1.集成電路生產(chǎn)中光刻版的質(zhì)量要求在集成電路生產(chǎn)過程中,要進(jìn)行多次光刻。制版工藝就是提供光刻所需要的多塊(一般為幾到十幾塊)光刻掩

41、膜版。集成電路管芯的成品率與多種因素有關(guān),但首要因素是每次光刻后圖形的成品率,這顯然與光刻掩膜版的質(zhì)量密切相關(guān)。例如,若每塊掩膜版上圖形成品率為90,對采用6塊光刻版的生產(chǎn)工藝,其管芯圖形成品率只為(90%)653%;采用10塊光刻版的話,管芯圖形成品率只為(90%)1035%;要采用15塊光刻版的話,管芯圖形成品率就降到(90%)1521%。最后的集成電路管芯成品率當(dāng)然比圖形成品率還要低。由此可見光刻掩膜版的質(zhì)量將直接影響電路生產(chǎn)的成品率。除要求掩膜版圖形缺陷少外,為了保證器件特性質(zhì)量,還要求圖形準(zhǔn)確,無畸變,各層掩膜版之間能互相套準(zhǔn)。目前一般集成電路的套刻精度為12m,對要求較高的器件,套

42、刻精度應(yīng)達(dá)到0.25m。 2.制版工藝過程制版工藝與照相制版非常相似,圖210為常規(guī)的制版工藝流程示意圖。 圖210制版工藝流程 (1)版圖總圖繪制。在版圖設(shè)計完成后,一般將其放大1001000倍(通常為500倍),在坐標(biāo)紙上畫出版圖總圖。(2)刻分層圖。生產(chǎn)過程中需要幾次光刻版,總圖上就含有幾個層次的圖形。為了分層制出各次光刻版,首先分別在表面貼有紅色膜的透明聚酯塑料膠片(稱為紅膜)的紅色薄膜層上刻出各個層次的圖形,揭掉不要的部分,形成紅膜表示的各層次圖形。這一步又稱為刻紅膜。 (3)初縮。對紅膜圖形進(jìn)行第一次縮小,得到大小為最后圖形十倍的各層初縮版。其過程與照相完全一樣。 (4)精縮及分布

43、重復(fù)。一個大圓硅片上包含有成百上千的管芯,所用的光刻版上當(dāng)然就應(yīng)重復(fù)排列有成百上千個相同圖形。因此本步任務(wù)有兩個:首先將初縮版的圖形進(jìn)一步縮小為最后的實(shí)際大小,并同時進(jìn)行分步重復(fù),得到可用于光刻的正式掩膜版。直接由精縮和分步重復(fù)得到的掩膜版叫做母版。(5)復(fù)印。在集成電路生產(chǎn)的光刻過程中,掩膜版會受磨損產(chǎn)生傷痕,使用一定次數(shù)后就要換用新掩膜版,因此同一掩膜工作版的需要數(shù)量是很大的,若每次工作版都采用精縮得到的母版是很不經(jīng)濟(jì)的。因此在得到母版后要采用復(fù)印技術(shù)復(fù)制多塊掩膜工作版供光刻用。 3.計算機(jī)輔助制版隨著VLSI規(guī)模的增大,圖形線條變細(xì),上面介紹的常規(guī)制版方法已滿足不了要求,為此逐步發(fā)展了計

44、算機(jī)輔助制版方法。與常規(guī)方法相比,計算機(jī)輔助制版主要采用了兩項新技術(shù)。(1)版圖數(shù)據(jù)處理技術(shù)。采用計算機(jī)版圖設(shè)計方法,將設(shè)計好的版圖送入計算機(jī),并分層得到各圖形的坐標(biāo)數(shù)據(jù),生成滿足一定格式的“數(shù)據(jù)帶”。此技術(shù)又稱為PG(PatternGenerator)。(2)圖形發(fā)生器技術(shù)。按照分層圖形數(shù)據(jù),圖形發(fā)生器直接在底版上曝光形成所要的掩膜初縮版。按圖形發(fā)生器中光源的不同,分為光學(xué)圖形發(fā)生器和電子束圖形發(fā)生器兩種。 4.光刻掩膜版的檢查(1)尺寸測量。用光電檢測方法將掩膜上的圖形變換為電信號,檢查圖形尺寸是否符合設(shè)計要求。(2)套刻精度測量,檢查圖形重復(fù)精度。一般套刻誤差應(yīng)小于最細(xì)條寬的1/10。(

45、3)缺陷檢查。一般用顯微鏡目檢,檢查掩膜圖形是否有畸變,透明部分是否有小島,不透明部分是否有針孔等。 2.3雙極集成電路的基本制造工藝 2.3.1典型的雙極集成電路工藝雙極集成電路的基本制造工藝可粗略地分為兩類。一類為在元器件間做電隔離區(qū)。隔離的方法有多種,如PN結(jié)隔離、全介質(zhì)隔離及PN結(jié)介質(zhì)混合隔離等。采用這種制造工藝的雙極集成電路有線性/ECL、TTL/DTL、STTL電路,這三種電路的制造工藝基本相同,其中線性/ECL比TTL電路少摻金工序,STTL電路工藝雖不摻金,但多了制作肖特基勢壘二極管(SBD)的工序。另一類為元器件間自然隔離。I2L電路采用了這種制造工藝,其具體工藝在參考文獻(xiàn)1

46、中有介紹。 下面,以典型的PN結(jié)隔離的摻金TTL電路工藝為代表,來介紹雙極集成電路的工藝和設(shè)計。典型的PN結(jié)隔離的摻金TTL電路工藝流程如圖211所示。因?yàn)槊看喂饪毯?氧化、擴(kuò)散前都要進(jìn)行化學(xué)清洗,所以總的工序有40道左右。圖中只列出了主要的工序,沒有列出化學(xué)清洗及中測以后的工序,如裂片、壓焊、封裝等后工序,但我們對后工序要有足夠的重視,因?yàn)楹蠊ば蛩嫉某杀颈壤^大,對產(chǎn)品成品率的影響也較大。 圖211典型的PN結(jié)隔離的摻金TTL電路工藝流程 2.3.2雙極集成電路中元件的形成過程和元件結(jié)構(gòu) 由典型的PN結(jié)隔離的摻金TTL電路工藝制作的集成電路中的晶體管的剖面圖如圖212所示,它基本上由表面圖

47、形(由光刻掩膜決定)和雜質(zhì)濃度分布決定。下面結(jié)合主要工藝流程來介紹雙極型集成電路中元器件的形成過程及其結(jié)構(gòu)。 圖212典型數(shù)字集成電路中NPN晶體管的剖面圖 1.襯底選擇對于典型的PN結(jié)隔離雙極集成電路來說,襯底一般選用P型硅。為了提高隔離結(jié)的擊穿電壓而又不使外延層在后續(xù)工藝中下推太多,襯底電阻率選10cm。為了獲得良好的PN結(jié)面,減少外延層的缺陷,選用(111)晶向,稍偏離25。 2.第一次光刻N(yùn)+隱埋層擴(kuò)散孔光刻第一次光刻(即光1)的掩膜版圖形及隱埋層擴(kuò)散后的芯片剖面圖如圖213所示。由于集成電路中的晶體管是三結(jié)四層結(jié)構(gòu),集成電路中各元件的端點(diǎn)部從上表面引出,并在上表面實(shí)現(xiàn)互連,因此為了減

48、小晶體管集電極的串聯(lián)電阻,減小寄生PNP管的影響,在制作元器件的外延層和襯底之間需要作N-隱埋層。隱埋層雜質(zhì)的選擇原則是:雜質(zhì)固溶度大,以使集電極串聯(lián)電阻降低;高溫時在硅中的擴(kuò)散系數(shù)要小,以減小外延時隱埋層雜質(zhì)上推到外延層的距離;與硅襯底的晶格匹配好,以減小應(yīng)力。因此最理想的隱埋層雜質(zhì)是砷(As)。 圖213第一次光刻的掩膜版圖形及隱埋層擴(kuò)散后的芯片剖面 3.外延層淀積外延層淀積后的芯片剖面圖如圖214所示。外延層淀積時應(yīng)考慮的設(shè)計參數(shù)主要是外延層電阻率epi和外延層厚度Tepi。為了使結(jié)電容Cjs、Cjc小,擊穿電壓U(BR)CBO高,以及在以后的熱處理過程中外延層下推的距離小,epi應(yīng)選得

49、高一些;為了使集電極串聯(lián)電阻rcs小和飽和壓降UCES小,又希望epi低一些。這兩者是矛盾的,需加以折中。對于TTL電路來說,電源電壓UCC5V,所以對U(BR)CBO的要求不高,但對rcs、UCES的要求高,所以可以選取epi0.2cm,相應(yīng)的厚度也較小,Tepi37cm;而對于模擬電路來說,主要考慮工作電壓,工作電壓越高,epi也應(yīng)選得越高,相應(yīng)地Tepi也較大。一般模擬電路的外延層電阻率epi0.55cm,厚度Tepi為717cm。外延層厚度Tepi應(yīng)滿足: 圖214外延層淀積后的芯片剖面Tepixjcxmc+TBL-uPtepi-ox (212) 式中:xjc為基區(qū)擴(kuò)散的結(jié)深;xmc為

50、集電結(jié)耗盡區(qū)的寬度;TBL-uP為隱埋層上推的距離;tepi-ox為外延淀積后各道工序生成的氧化層所消耗的外延層厚度。 4.第二次光刻P隔離擴(kuò)散孔光刻隔離擴(kuò)散的目的是在硅襯底上形成許多孤立的外延層島,以實(shí)現(xiàn)各元件間的電絕緣。實(shí)現(xiàn)隔離的方法很多,有反偏PN結(jié)隔離、介質(zhì)隔離、PN結(jié)介質(zhì)混合隔離等。各種隔離方法各有優(yōu)缺點(diǎn)。由于反偏PN結(jié)隔離的工藝簡單,與元件制作工藝基本相容,因而成為目前最常用的隔離方法,但此方法的隔離擴(kuò)散溫度高(T1175),時間長(t2.53h),結(jié)深可達(dá)57m,所以外推較大。此工藝稱為標(biāo)準(zhǔn)隱埋集電極(standardburiedcol1ector,SBC)隔離工藝。在集成電路中

51、,P型襯底接最負(fù)電位,以使隔離結(jié)處于反偏,達(dá)到各島間電絕緣的目的。 圖215隔離擴(kuò)散(a)隔離擴(kuò)散孔的掩膜版圖形(陰影區(qū));(b)隔離擴(kuò)散后硅片剖面圖 5.第三次光刻P型基區(qū)擴(kuò)散孔光刻此次光刻決定NPN管的基區(qū)以及基區(qū)擴(kuò)散電阻的圖形。基區(qū)擴(kuò)散孔的掩膜版圖形及基區(qū)擴(kuò)散后的芯片剖面如圖216所示。 圖216基區(qū)擴(kuò)散(a)基區(qū)擴(kuò)散孔的掩膜版圖形(陰影區(qū));(b)基區(qū)擴(kuò)散后的芯片剖面圖 6.第四次光刻N(yùn)+發(fā)射區(qū)擴(kuò)散孔光刻此次光刻還包括集電極和N型電阻的接觸孔以及外延層的反偏孔。由于只有當(dāng)N型硅的雜質(zhì)濃度ND1019cm-3時,Al和NSi的接觸才能形成歐姆接觸,因此必須進(jìn)行集電極接觸孔N擴(kuò)散。此次光刻

52、版的掩膜圖形和N+發(fā)射區(qū)擴(kuò)散后的芯片剖面如圖217所示。 圖217N+發(fā)射區(qū)和引線接觸區(qū)擴(kuò)散(a)掩膜版圖形(陰影區(qū));(b)擴(kuò)散后的芯片剖面圖 7.第五次光刻引線接觸孔光刻 圖218金屬化內(nèi)連線(a)第五次光刻掩膜版圖形(陰影區(qū));(b)形成內(nèi)連線后的芯片復(fù)合圖形;(c)剖面圖 8.第六次光刻金屬化內(nèi)連線光刻此次光刻版的掩膜版的反刻鋁形成金屬化內(nèi)連線后的芯片復(fù)合圖及剖面圖如圖218(b)、(c)所示。圖219給出了在雙極型模擬電路中使用的放大管和雙極型數(shù)字電路中使用的開關(guān)管的工藝復(fù)合圖。由圖可見,模擬電路中的放大管的版圖面積比數(shù)字集成電路中用的開關(guān)管的面積大,這是由于模擬電路的電源電壓高,要

53、求放大管的擊穿電壓U(BR)CBO高,因此選用外延層的電阻率epi較高,厚度Tepi較厚,結(jié)深xjc較深。于是耗盡區(qū)寬度增加,橫向擴(kuò)散嚴(yán)重,因而使晶體管的版圖面積增大。 圖219集成電路中雙極型晶體管的工藝復(fù)合圖(圖中各數(shù)字均以m為單位)(a)典型的模擬集成電路用的放大管;(b)數(shù)字集成電路用的開關(guān)管 2.4CMOS集成電路的基本制造工藝2.4.1MOS集成電路的基本制造工藝MOS集成電路根據(jù)其有源器件導(dǎo)電溝道的不同,又可分為PMOS集成電路、NMOS集成電路和CMOS集成電路。在PMOS、NMOS集成電路中,又因其負(fù)載元件的不同而分為E/R(電阻負(fù)載)、E/E(增強(qiáng)型MOS管負(fù)載)、E/D(

54、耗盡型MOS管負(fù)載)MOS集成電路。各種MOS集成電路的制造工藝不盡相同,根據(jù)柵電極的不同可分為鋁柵工藝(柵電極為鋁)和硅柵工藝(柵電極為摻雜多晶硅)。由于CMOS集成電路具有低的靜態(tài)功耗、寬的電源電壓范圍、寬的輸出電壓幅度(無閾值損失),且具有高速度、高密度的潛力,又可和NMOS集成電路一樣與TTL電路兼容,因此使用比較廣泛。本節(jié)主要介紹N溝硅柵E/DMOS集成電路制造工藝。圖220是N溝硅柵E/DMOS集成電路的工藝流程示意圖及芯片剖面圖。 圖220N溝硅柵E/DMOSIC的工藝流程及芯片剖面圖 其主要工序如下:(1)長薄氧60nm(見圖220(a)。(2)淀積Si3N4150nm(見圖2

55、20(b)。(3)場區(qū)光刻(光)場區(qū)注入(見圖220(c)。(4)場區(qū)氧化去除Si3N4及背面氧化層(見圖220(d)。(5)二次薄氧40nm(見圖220(e)。(6)D管光刻(光)D管注入(見圖220(f)。 (7)E管光刻(光)E管注入;去除有源區(qū)薄氧柵氧化85nm。埋孔光刻(光)多晶硅淀積磷擴(kuò)散漂PSG(見圖220(g)。(8)多晶硅光刻(光)源、漏區(qū)注入(見圖220(h)。(9)低溫氧化500550nm(見圖220(i)。(10)引線孔光刻(光);鋁淀積11.2m(見圖220(j)。(11)反刻鋁(光)合金(見圖220(k)。 2.4.2CMOS集成電路工藝 1.P阱硅柵CMOS工藝和

56、元件的形成過程典型的P阱硅柵CMOS工藝從襯底清洗到中間測試,總共50多道工序,需要5次離子注入,連同刻鈍化窗口,共10次光刻。下面結(jié)合主要工藝流程(5次離子注入、10次光刻)來介紹P阱硅柵CMOS集成電路中元件的形成過程。圖221是P阱硅柵CMOS反相器的工藝流程及芯片剖面示意圖。(1)光阱區(qū)光刻,刻出阱區(qū)注入孔(見圖221(a)。(2)阱區(qū)注入及推進(jìn),形成阱區(qū)(見圖221(b)。(3)去除SiO2,長薄氧,長Si3N4(見圖221(c)。 (4)光有源區(qū)光刻,刻出P管、N管的源、漏和柵區(qū)(見圖221(d)。(5)光N管場區(qū)光刻,刻出N管場區(qū)注入孔;N管場區(qū)注入,以提高場開啟,減少閂鎖效應(yīng)及

57、改善阱的接觸(見圖221(e)。(6)長場氧,漂去SiO2及Si3N4(見圖221(f),然后長柵氧。(7)光P管區(qū)光刻(用光的負(fù)版);P管區(qū)注入,調(diào)節(jié)PMOS管的開啟電壓(見圖221(g),然后長多晶。(8)光多晶硅光刻,形成多晶硅柵及多晶硅電阻(見圖221(h)。 (9)光P+區(qū)光刻,刻去P管區(qū)上的膠;P區(qū)注入,形成PMOS管的源、漏區(qū)及P保護(hù)環(huán)(見圖221(i)。(10)光N區(qū)光刻,刻去N區(qū)上的膠(可用光的負(fù)版);N區(qū)注入,形成NMOS管的源、漏區(qū)及N保護(hù)環(huán)(見圖221(j)。(11)長PSG(見圖221(k)。(12)光引線孔光刻?？稍谏L磷硅玻璃后先開一次孔,然后在磷硅玻璃回流及結(jié)注

58、入推進(jìn)后再開第二次孔(見圖221(l)。(13)光鋁引線光刻;光壓焊塊光刻(見圖221(m)。圖221P阱硅柵CMOS反相器的工藝流程及芯片剖面示意圖 2.N阱硅柵CMOS工藝N阱CMOS工藝的優(yōu)點(diǎn)之一是可以利用傳統(tǒng)的NMOS工藝,只作一些改進(jìn),就可以形成N阱工藝。圖222是典型的N阱硅柵CMOS反相器的工藝流程及芯片剖面的示意圖,由圖可見其工藝制造步驟類似于P阱CMOS工藝(除了采用N阱外)。第一步是確定N阱區(qū),第二步是低劑量的磷注入,然后在高溫下擴(kuò)散推進(jìn),形成N阱。接下來的步驟是確定器件的位置和其他擴(kuò)散區(qū)、生長場氧化層、生長柵氧化層、長多晶硅、刻多晶硅柵、淀積CVD氧化層、光刻引線接觸孔及

59、進(jìn)行金屬化。 圖222N阱硅柵CMOS反相器的工藝流程及芯片剖面示意圖 3.雙阱硅柵CMOS工藝雙阱CMOS工藝為P溝MOS管和N溝MOS管提供了各自獨(dú)立優(yōu)化的阱區(qū),因此,與傳統(tǒng)的P阱工藝相比,利用雙阱CMOS工藝可以做性能更好的N溝MOS(較低的電容、較小的襯底偏置效應(yīng));同樣,P溝MOS管的性能也比N阱工藝的好。通常,雙阱CMOS工藝采用的原始材料是在N或P襯底上外延一層輕摻雜的外延層,以防止閂鎖效應(yīng)。除了阱的形成(此時要分別形成P阱和N阱)這一步外,其余工藝流程都與P阱工藝類似,主要步驟如下: (1)光確定阱區(qū)。(2)N阱注入和選擇氧化。(3)P阱注入。(4)推進(jìn),形成N阱、P阱。(5)

60、場區(qū)氧化。(6)光確定需要生長柵氧化層的區(qū)域。(7)生長柵氧化層。(8)光確定注B(調(diào)整P溝器件的開啟電壓)區(qū)域,注B。(9)淀積多晶硅、多晶硅摻雜。(10)光形成多晶硅圖形。(11)光確定P+區(qū),注硼形成P+區(qū)。(12)光確定N-區(qū),注磷形成N-區(qū)。(13)LPCVD生長二氧化硅層。(14)光刻蝕接觸孔。(15)淀積鋁。(16)光反刻鋁,形成鋁連線。 圖223雙阱硅柵CMOS反相器的版圖和芯片剖面示意圖 2.5BiCMOS集成電路的基本制造工藝 2.5.1以CMOS工藝為基礎(chǔ)的BiCMOS工藝1.以P阱CMOS為基礎(chǔ)的BiCMOS工藝此工藝出現(xiàn)較早,其基本結(jié)構(gòu)如圖224所示。它以P阱作為NP