教學(xué)課件·EDA技術(shù)及應(yīng)用(第三版)

1、第1章 緒 論1.1 EDA技術(shù)的涵義1.2 EDA技術(shù)的發(fā)展歷程1.3 EDA技術(shù)的主要內(nèi)容1.4 EDA軟件系統(tǒng)的構(gòu)成1.5 EDA工具的發(fā)展趨勢(shì)1.6 EDA的工程設(shè)計(jì)流程1.7 數(shù)字系統(tǒng)的設(shè)計(jì)1.8 EDA技術(shù)的應(yīng)用展望 1.1 EDA技術(shù)的涵義 什么叫EDA技術(shù)？由于它是一門迅速發(fā)展的新技術(shù)，涉及面廣，內(nèi)容豐富，因而理解各異，目前尚無(wú)統(tǒng)一的看法。作者認(rèn)為：EDA技術(shù)有狹義的EDA技術(shù)和廣義的EDA技術(shù)之分。狹義的EDA技術(shù)，就是指以大規(guī)?？删幊踢壿嬈骷樵O(shè)計(jì)載體，以硬件描述語(yǔ)言為系統(tǒng)邏輯描述的主要表達(dá)方式，以計(jì)算機(jī)、大規(guī)?？删幊踢壿嬈骷拈_發(fā)軟件及實(shí)驗(yàn)開發(fā)系統(tǒng)為設(shè)計(jì)工具，通過(guò)有關(guān)的開

2、發(fā)軟件，自動(dòng)完成用軟件方式設(shè)計(jì)的電子系統(tǒng)到硬件系統(tǒng)的邏輯編譯、邏輯化簡(jiǎn)、邏輯分割、邏輯綜合及優(yōu)化、邏輯布局布線、邏輯仿真，直至對(duì)于特定目標(biāo)芯片的適配編譯、邏輯映射、編程下載等工作，最終形成集成電子系統(tǒng)或?qū)Ｓ眉尚酒囊婚T新技術(shù)，或稱為IES/ASIC自動(dòng)設(shè)計(jì)技術(shù)。 本書討論的對(duì)象專指狹義的EDA技術(shù)。廣義的EDA技術(shù)，除了狹義的EDA技術(shù)外，還包括計(jì)算機(jī)輔助分析CAA技術(shù)(如PSPICE、EWB、MATLAB等)和印刷電路板計(jì)算機(jī)輔助設(shè)計(jì)PCB-CAD技術(shù)(如PROTEL、ORCAD等)。在廣義的EDA技術(shù)中，CAA技術(shù)和PCB-CAD技術(shù)不具備邏輯綜合和邏輯適配的功能，因此它并不能稱為真正意

3、義上的EDA技術(shù)。故作者認(rèn)為將廣義的EDA技術(shù)稱為現(xiàn)代電子設(shè)計(jì)技術(shù)更為合適。 利用EDA技術(shù)(特指IES/ASIC自動(dòng)設(shè)計(jì)技術(shù))進(jìn)行電子系統(tǒng)的設(shè)計(jì)，具有以下幾個(gè)特點(diǎn)： 用軟件的方式設(shè)計(jì)硬件； 用軟件方式設(shè)計(jì)的系統(tǒng)到硬件系統(tǒng)的轉(zhuǎn)換是由有關(guān)的開發(fā)軟件自動(dòng)完成的； 設(shè)計(jì)過(guò)程中可用有關(guān)軟件進(jìn)行各種仿真； 系統(tǒng)可現(xiàn)場(chǎng)編程，在線升級(jí)； 整個(gè)系統(tǒng)可集成在一個(gè)芯片上，體積小、功耗低、可靠性高； 從以前的“組合設(shè)計(jì)”轉(zhuǎn)向真正的“自由設(shè)計(jì)”； 設(shè)計(jì)的移植性好，效率高； 非常適合分工設(shè)計(jì)，團(tuán)體協(xié)作。因此，EDA技術(shù)是現(xiàn)代電子設(shè)計(jì)的發(fā)展趨勢(shì)。 1.2 EDA技術(shù)的發(fā)展歷程 EDA技術(shù)伴隨著計(jì)算機(jī)、集成電路、電子系統(tǒng)設(shè)

4、計(jì)的發(fā)展，經(jīng)歷了計(jì)算機(jī)輔助設(shè)計(jì)(Computer Assist Design，簡(jiǎn)稱CAD)、計(jì)算機(jī)輔助工程設(shè)計(jì)(Computer Assist Engineering Design，簡(jiǎn)稱CAE)和電子設(shè)計(jì)自動(dòng)化(Electronic Design Automation，簡(jiǎn)稱EDA)三個(gè)發(fā)展階段。 1. 20世紀(jì)70年代的計(jì)算機(jī)輔助設(shè)計(jì)CAD階段 早期的電子系統(tǒng)硬件設(shè)計(jì)采用的是分立元件，隨著集成電路的出現(xiàn)和應(yīng)用，硬件設(shè)計(jì)進(jìn)入到發(fā)展的初級(jí)階段。初級(jí)階段的硬件設(shè)計(jì)大量選用中小規(guī)模標(biāo)準(zhǔn)集成電路，人們將這些器件焊接在電路板上，做成初級(jí)電子系統(tǒng)，對(duì)電子系統(tǒng)的調(diào)試是在組裝好的PCB(Printed Circ

5、uit Board)板上進(jìn)行的。 由于設(shè)計(jì)師對(duì)圖形符號(hào)使用數(shù)量有限，傳統(tǒng)的手工布圖方法無(wú)法滿足產(chǎn)品復(fù)雜性的要求，更不能滿足工作效率的要求。這時(shí)，人們開始將產(chǎn)品設(shè)計(jì)過(guò)程中高度重復(fù)性的繁雜勞動(dòng)，如布圖布線工作，用二維圖形編輯與分析的CAD工具替代，最具代表性的產(chǎn)品就是美國(guó)ACCEL公司開發(fā)的Tango布線軟件。20世紀(jì)70年代，是EDA技術(shù)發(fā)展初期，由于PCB布圖布線工具受到計(jì)算機(jī)工作平臺(tái)的制約，其支持的設(shè)計(jì)工作有限且性能比較差。 2. 20世紀(jì)80年代的計(jì)算機(jī)輔助工程設(shè)計(jì)CAE階段 初級(jí)階段的硬件設(shè)計(jì)是用大量不同型號(hào)的標(biāo)準(zhǔn)芯片實(shí)現(xiàn)電子系統(tǒng)設(shè)計(jì)的。隨著微電子工藝的發(fā)展，相繼出現(xiàn)了集成上萬(wàn)只晶體管的

6、微處理器、集成幾十萬(wàn)直到上百萬(wàn)儲(chǔ)存單元的隨機(jī)存儲(chǔ)器和只讀存儲(chǔ)器。此外，支持定制單元電路設(shè)計(jì)的硅編輯、掩膜編程的門陣列，如標(biāo)準(zhǔn)單元的半定制設(shè)計(jì)方法以及可編程邏輯器件(PAL和GAL)等一系列微結(jié)構(gòu)和微電子學(xué)的研究成果都為電子系統(tǒng)的設(shè)計(jì)提供了新天地。因此，可以用少數(shù)幾種通用的標(biāo)準(zhǔn)芯片實(shí)現(xiàn)電子系統(tǒng)的設(shè)計(jì)。 伴隨計(jì)算機(jī)和集成電路的發(fā)展，EDA技術(shù)進(jìn)入到計(jì)算機(jī)輔助工程設(shè)計(jì)階段。20世紀(jì)80年代初，推出的EDA工具則以邏輯模擬、定時(shí)分析、故障仿真、自動(dòng)布局和布線為核心，重點(diǎn)解決電路設(shè)計(jì)沒(méi)有完成之前的功能檢測(cè)等問(wèn)題。利用這些工具，設(shè)計(jì)師能在產(chǎn)品制作之前預(yù)知產(chǎn)品的功能與性能，能生成產(chǎn)品制造文件，在設(shè)計(jì)階段對(duì)產(chǎn)

7、品性能的分析前進(jìn)了一大步。 如果說(shuō)20世紀(jì)70年代的自動(dòng)布局布線的CAD工具代替了設(shè)計(jì)工作中繪圖的重復(fù)勞動(dòng)，那么，到了20世紀(jì)80年代出現(xiàn)的具有自動(dòng)綜合能力的CAE工具則代替了設(shè)計(jì)師的部分工作，對(duì)保證電子系統(tǒng)的設(shè)計(jì)，制造出最佳的電子產(chǎn)品起著關(guān)鍵的作用。到了20世紀(jì)80年代后期，EDA工具已經(jīng)可以進(jìn)行設(shè)計(jì)描述、綜合與優(yōu)化和設(shè)計(jì)結(jié)果驗(yàn)證，CAE階段的EDA工具不僅為成功開發(fā)電子產(chǎn)品創(chuàng)造了有利條件，而且為高級(jí)設(shè)計(jì)人員的創(chuàng)造性勞動(dòng)提供了方便。但是，大部分從原理圖出發(fā)的EDA工具仍然不能適應(yīng)復(fù)雜電子系統(tǒng)的設(shè)計(jì)要求，而具體化的元件圖形制約著優(yōu)化設(shè)計(jì)。 3. 20世紀(jì)90年代電子系統(tǒng)設(shè)計(jì)自動(dòng)化EDA階段 為

8、了滿足千差萬(wàn)別的系統(tǒng)用戶提出的設(shè)計(jì)要求，最好的辦法是由用戶自己設(shè)計(jì)芯片，讓他們把想設(shè)計(jì)的電路直接設(shè)計(jì)在自己的專用芯片上。微電子技術(shù)的發(fā)展，特別是可編程邏輯器件的發(fā)展，使得微電子廠家可以為用戶提供各種規(guī)模的可編程邏輯器件，使設(shè)計(jì)者通過(guò)設(shè)計(jì)芯片實(shí)現(xiàn)電子系統(tǒng)功能。EDA工具的發(fā)展，又為設(shè)計(jì)師提供了全線EDA工具。這個(gè)階段發(fā)展起來(lái)的EDA工具，目的是在設(shè)計(jì)前期將設(shè)計(jì)師從事的許多高層次設(shè)計(jì)由工具來(lái)完成，如可以將用戶要求轉(zhuǎn)換為設(shè)計(jì)技術(shù)規(guī)范，有效的處理可用的設(shè)計(jì)資源與理想的設(shè)計(jì)目標(biāo)之間的矛盾，按具體的的硬件、軟件和算法分解設(shè)計(jì)等。由于電子技術(shù)和EDA工具的發(fā)展，設(shè)計(jì)師可以在不太長(zhǎng)的時(shí)間內(nèi)使用EDA工具，通過(guò)

9、一些簡(jiǎn)單標(biāo)準(zhǔn)化的設(shè)計(jì)過(guò)程，利用微電子廠家提供的設(shè)計(jì)庫(kù)來(lái)完成數(shù)萬(wàn)門ASIC和集成系統(tǒng)的設(shè)計(jì)與驗(yàn)證。 20世紀(jì)90年代，設(shè)計(jì)師逐步從使用硬件轉(zhuǎn)向設(shè)計(jì)硬件，從單個(gè)電子產(chǎn)品開發(fā)轉(zhuǎn)向系統(tǒng)級(jí)電子產(chǎn)品開發(fā)(即片上系統(tǒng)集成，System on a chip)。因此，EDA工具是以系統(tǒng)機(jī)設(shè)計(jì)為核心，包括系統(tǒng)行為級(jí)描述與結(jié)構(gòu)綜合，系統(tǒng)仿真與測(cè)試驗(yàn)證，系統(tǒng)劃分與指標(biāo)分配，系統(tǒng)決策與文件生成等一整套的電子系統(tǒng)設(shè)計(jì)自動(dòng)化工具。這時(shí)的EDA工具不僅具有電子系統(tǒng)設(shè)計(jì)的能力，而且能提供獨(dú)立于工藝和廠家的系統(tǒng)級(jí)設(shè)計(jì)能力，具有高級(jí)抽象的設(shè)計(jì)構(gòu)思手段。例如，提供方框圖、狀態(tài)圖和流程圖的編輯能力，具有適合層次描述和混合信號(hào)描述的硬件

10、描述語(yǔ)言(如VHDL、AHDL或Verilog-HDL)，同時(shí)含有各種工藝的標(biāo)準(zhǔn)元件庫(kù)。 只有具備上述功能的EDA工具，才可能使電子系統(tǒng)工程師在不熟悉各種半導(dǎo)體工藝的情況下，完成電子系統(tǒng)的設(shè)計(jì)。 未來(lái)的EDA技術(shù)將向廣度和深度兩個(gè)方向發(fā)展，EDA將會(huì)超越電子設(shè)計(jì)的范疇進(jìn)入其他領(lǐng)域，隨著基于EDA的SOC(單片系統(tǒng))設(shè)計(jì)技術(shù)的發(fā)展，軟硬核功能庫(kù)的建立，以及基于VHDL所謂自頂向下設(shè)計(jì)理念的確立，未來(lái)的電子系統(tǒng)的設(shè)計(jì)與規(guī)劃將不再是電子工程師們的專利。有專家認(rèn)為，21世紀(jì)將是EDA技術(shù)快速發(fā)展的時(shí)期，并且EDA技術(shù)將是對(duì)21世紀(jì)產(chǎn)生重大影響的十大技術(shù)之一。1.3 EDA技術(shù)的主要內(nèi)容 EDA技術(shù)涉及

11、面廣，內(nèi)容豐富，從教學(xué)和實(shí)用的角度看，究竟應(yīng)掌握些什么內(nèi)容呢? 作者認(rèn)為，主要應(yīng)掌握如下四個(gè)方面的內(nèi)容： 大規(guī)模可編程邏輯器件； 硬件描述語(yǔ)言； 軟件開發(fā)工具； 實(shí)驗(yàn)開發(fā)系統(tǒng)。其中，大規(guī)?？删幊踢壿嬈骷抢肊DA技術(shù)進(jìn)行電子系統(tǒng)設(shè)計(jì)的載體，硬件描述語(yǔ)言是利用EDA技術(shù)進(jìn)行電子系統(tǒng)設(shè)計(jì)的主要表達(dá)手段，軟件開發(fā)工具是利用EDA技術(shù)進(jìn)行電子系統(tǒng)設(shè)計(jì)的智能化的自動(dòng)化設(shè)計(jì)工具，實(shí)驗(yàn)開發(fā)系統(tǒng)則是利用EDA技術(shù)進(jìn)行電子系統(tǒng)設(shè)計(jì)的下載工具及硬件驗(yàn)證工具。為了使讀者對(duì)EDA技術(shù)有一個(gè)總體印象，下面對(duì)EDA技術(shù)的主要內(nèi)容進(jìn)行概要的介紹。 1.3.1 大規(guī)模可編程邏輯器件可編程邏輯器件(簡(jiǎn)稱PLD)是一種由用戶編

12、程以實(shí)現(xiàn)某種邏輯功能的新型邏輯器件。FPGA和CPLD分別是現(xiàn)場(chǎng)可編程門陣列和復(fù)雜可編程邏輯器件的簡(jiǎn)稱?，F(xiàn)在，F(xiàn)PGA和CPLD器件的應(yīng)用已十分廣泛，它們將隨著EDA技術(shù)的發(fā)展成為電子設(shè)計(jì)領(lǐng)域的重要角色。國(guó)際上生產(chǎn)FPGA/CPLD的主流公司，并且在國(guó)內(nèi)占有市場(chǎng)份額較大的主要是Xilinx、Altera、Lattice三家公司。典型CPLD產(chǎn)品有：Lattice公司的ispMACH4A5、ispMACH4000、ispXPLD5000等系列；Altera公司的MAX3000A、MAX7000等系列；Xilinx公司的CoolRunner-、CoolRunner XPLA3、XC9500/XL/

13、XV等系列。 典型FPGA產(chǎn)品有：Lattice公司的MachXO、ispXPGA、EC/ECP、ECP2/M(含S系列)、ECP3、SC/SCM、XP/XP2、FPSC等系列；Altera公司的MAX、Cyclone、Cyclone、Cyclone 、Arria GX、ArriaGX、STRATIX、STRATIX、STRATIX 、STRATIX 、FLEX10K、FLEX8000、APEX20K、APEX、ACEX1K等系列；Xilinx公司的XC3000、XC4000、XC5200、Spartan、SpartanE、Spartan-3、Spartan-3A、Spartan-3E、Spa

14、rtan-3L、Spartan-6、Virtex、Virtex-E、Virtex-、Virtex-4、Virtex-5、Virtex-6等系列。近年來(lái)，隨著集成電路制造技術(shù)的飛速發(fā)展，這些公司不斷地推出集成度更高、性能更好的產(chǎn)品系列和品種，現(xiàn)在一塊CPLD/FPGA芯片上其等效邏輯門數(shù)可從幾千到幾百萬(wàn)。 FPGA在結(jié)構(gòu)上主要分為三個(gè)部分，即可編程邏輯單元、可編程輸入/輸出單元和可編程連線三個(gè)部分。CPLD在結(jié)構(gòu)上主要包括三個(gè)部分，即可編程邏輯宏單元、可編程輸入/輸出單元和可編程內(nèi)部連線。高集成度、高速度和高可靠性是FPGA/CPLD最明顯的特點(diǎn)，其時(shí)鐘延時(shí)可小至ns級(jí)。結(jié)合其并行工作方式，在超

15、高速應(yīng)用領(lǐng)域和實(shí)時(shí)測(cè)控方面，F(xiàn)PGA/CPLD有著非常廣闊的應(yīng)用前景。在高可靠性應(yīng)用領(lǐng)域，如果設(shè)計(jì)得當(dāng)，將不會(huì)存在類似于MCU的復(fù)位不可靠和PC可能跑飛等問(wèn)題。FPGA/CPLD的高可靠性還表現(xiàn)在幾乎可將整個(gè)系統(tǒng)下載于同一芯片中，實(shí)現(xiàn)所謂片上系統(tǒng)，從而大大縮小了體積，易于管理和屏蔽。 由于FPGA/CPLD的集成規(guī)模非常大，因此可利用先進(jìn)的EDA工具進(jìn)行電子系統(tǒng)設(shè)計(jì)和產(chǎn)品開發(fā)。由于開發(fā)工具的通用性、設(shè)計(jì)語(yǔ)言的標(biāo)準(zhǔn)化以及設(shè)計(jì)過(guò)程幾乎與所用器件的硬件結(jié)構(gòu)無(wú)關(guān)，因而設(shè)計(jì)開發(fā)成功的各類邏輯功能塊軟件有很好的兼容性和可移植性。它們幾乎可用于任何型號(hào)和規(guī)模的FPGA/CPLD中，從而使得產(chǎn)品設(shè)計(jì)效率大幅度

16、提高，可以在很短時(shí)間內(nèi)完成十分復(fù)雜的系統(tǒng)設(shè)計(jì)，這正是產(chǎn)品快速進(jìn)入市場(chǎng)最寶貴的特征。美國(guó)IT公司認(rèn)為，一個(gè)ASIC 80%的功能可用IP核等現(xiàn)成邏輯合成。而未來(lái)大系統(tǒng)的FPGA/CPLD設(shè)計(jì)僅僅是各類再應(yīng)用邏輯與IP核(Core)的拼裝，其設(shè)計(jì)周期將更短。 與ASIC設(shè)計(jì)相比，F(xiàn)PGA/CPLD顯著的優(yōu)勢(shì)是開發(fā)周期短、投資風(fēng)險(xiǎn)小、產(chǎn)品上市速度快、市場(chǎng)適應(yīng)能力強(qiáng)和硬件升級(jí)回旋余地大，而且當(dāng)產(chǎn)品定型和產(chǎn)量擴(kuò)大后，可將在生產(chǎn)中充分檢驗(yàn)過(guò)的VHDL設(shè)計(jì)迅速投產(chǎn)。對(duì)于一個(gè)開發(fā)項(xiàng)目，究竟是選擇FPGA還是選擇CPLD 呢? 主要看開發(fā)項(xiàng)目本身的需要。對(duì)于普通規(guī)模，且產(chǎn)量不是很大的產(chǎn)品項(xiàng)目，通常使用CPLD比

17、較好。對(duì)于大規(guī)模的邏輯設(shè)計(jì)、ASIC設(shè)計(jì)，或單片系統(tǒng)設(shè)計(jì)，則多采用FPGA。另外，F(xiàn)PGA掉電后將丟失原有的邏輯信息，所以在實(shí)用中需要為FPGA芯片配置一個(gè)專用ROM。 1.3.2 . 硬件描述語(yǔ)言(HDL) 常用的硬件描述語(yǔ)言有VHDL、Verilog、ABEL。 VHDL：作為IEEE的工業(yè)標(biāo)準(zhǔn)硬件描述語(yǔ)言，在電子工程領(lǐng)域，已成為事實(shí)上的通用硬件描述語(yǔ)言。 Verilog：支持的EDA工具較多，適用于RTL級(jí)和門電路級(jí)的描述，其綜合過(guò)程較VHDL稍簡(jiǎn)單，但其在高級(jí)描述方面不如VHDL。 ABEL：一種支持各種不同輸入方式的HDL，被廣泛用于各種可編程邏輯器件的邏輯功能設(shè)計(jì)，由于其語(yǔ)言描述的

18、獨(dú)立性，因而適用于各種不同規(guī)模的可編程器件的設(shè)計(jì)。 有專家認(rèn)為，在新世紀(jì)中，VHDL與Verilog語(yǔ)言將承擔(dān)幾乎全部的數(shù)字系統(tǒng)設(shè)計(jì)任務(wù)。1.3.3 EDA軟件開發(fā)工具1主流廠家的EDA軟件工具目前比較流行的、主流廠家的EDA軟件工具有Altera公司的Quartus 、Xilinx的ISE/ISE-WebPACK Series和Lattice公司的ispLEVER。這些軟件的基本功能相同，主要差別在于： 面向的目標(biāo)器件不一樣； 性能各有優(yōu)劣。 (1) Quartus ：是Altera公司新近推出的EDA軟件工具，其設(shè)計(jì)工具完全支持VHDL、Verilog的設(shè)計(jì)流程，其內(nèi)部嵌有VHDL、Ver

19、ilog邏輯綜合器。第三方的綜合工具，如Leonardo Spectrum、Synplify Pro、FPGA Compiler有著更好的綜合效果，因此通常建議使用這些工具來(lái)完成VHDL/Verilog源程序的綜合。Quartus可以直接調(diào)用這些第三方工具。同樣，Quartus 具備仿真功能，但也支持第三方的仿真工具，如Modelsim。此外，Quartus 為Altera DSP開發(fā)包進(jìn)行系統(tǒng)模型設(shè)計(jì)提供了集成綜合環(huán)境，它與MATLAB和DSP Builder結(jié)合可以進(jìn)行基于FPGA的DSP系統(tǒng)開發(fā)，是DSP硬件系統(tǒng)實(shí)現(xiàn)的關(guān)鍵EDA工具。Quartus 還可與SOPC Builder結(jié)合，實(shí)

20、現(xiàn)SOPC系統(tǒng)開發(fā)。 (2) ISE/ISE-WebPACK Series：是Xilinx公司新近推出的EDA集成軟件開發(fā)環(huán)境(Integrated Software Environment，簡(jiǎn)稱為ISE)。Xilinx ISE操作簡(jiǎn)易方便，其提供的各種最新改良功能能解決以往各種設(shè)計(jì)上的瓶頸，加快了設(shè)計(jì)與檢驗(yàn)的流程，如Project Navigator(先進(jìn)的設(shè)計(jì)流程導(dǎo)向?qū)I(yè)管理程式)讓顧客能在同一設(shè)計(jì)工程中使用Synplicity與 Xilinx的合成工具，混合使用VHDL及Verilog HDL源程序，讓設(shè)計(jì)人員能使用固有的IP與HDL設(shè)計(jì)資源，達(dá)至最佳的結(jié)果。使用者亦可鏈接與啟動(dòng)Xili

21、nx Embedded Design Kit (EDK)XPS專用管理器，以及使用新增的Automatic Web Update功能來(lái)監(jiān)視軟件的更新狀況，也可讓使用者下載更新檔案，以令其ISE的設(shè)定維持最佳狀態(tài)。各版本的 ISE 軟件皆支持 Windows 2000、Windows XP 操作系統(tǒng)。 (3) ispLEVER：是Lattice 公司最新推出的一套EDA軟件。提供設(shè)計(jì)輸入、HDL綜合、驗(yàn)證、器件適配、布局布線、編程和在系統(tǒng)設(shè)計(jì)調(diào)試。設(shè)計(jì)輸入可采用原理圖、硬件描述語(yǔ)言、混合輸入三種方式。能對(duì)所設(shè)計(jì)的數(shù)字電子系統(tǒng)進(jìn)行功能仿真和時(shí)序仿真。軟件中含有不同的工具，適用于各個(gè)設(shè)計(jì)階段。軟件包

22、含Synplicity公司的“Synplify”、Exemplar Logic公司的“Leonardo”綜合工具和Lattice公司的ispVM器件編程工具。ispLEVER軟件提供給開發(fā)者一個(gè)有力的工具，用于設(shè)計(jì)所有Lattice公司可編程邏輯產(chǎn)品。軟件不僅支持所有Lattice公司的ispLSI、MACH、ispGDX、ispGAL、GAL器件，還支持Lattice公司新的FPGA、FPSC、ispXPGATM和ispXPLDTM產(chǎn)品系列。這使得ispLEVER的用戶能夠設(shè)計(jì)所有Lattice公司的業(yè)界領(lǐng)先的FPGA、FPSC、CPLD產(chǎn)品而不必學(xué)習(xí)新的設(shè)計(jì)工具。2第三方EDA工具在基于E

23、DA技術(shù)的實(shí)際開發(fā)設(shè)計(jì)中，由于所選用的EDA工具軟件的某些性能受局限或不夠好，為了使自己的設(shè)計(jì)整體性能最佳，往往需要使用第三方工具。業(yè)界最流行的第三方EDA工具有：邏輯綜合性能最好的Synplify和仿真功能最強(qiáng)大的ModelSim。 (1) Synplify：是Synplicity公司(該公司現(xiàn)在是Cadence的子公司)的著名產(chǎn)品，是一個(gè)邏輯綜合性能最好的FPGA和CPLD的邏輯綜合工具。它支持工業(yè)標(biāo)準(zhǔn)的Verilog和VHDL硬件描述語(yǔ)言，能以很高的效率將它們的文本文件轉(zhuǎn)換為高性能的面向流行器件的設(shè)計(jì)網(wǎng)表；它在綜合后還可以生成VHDL和Verilog仿真網(wǎng)表，以便對(duì)原設(shè)計(jì)進(jìn)行功能仿真；它

24、具有符號(hào)化的FSM編譯器，以實(shí)現(xiàn)高級(jí)的狀態(tài)機(jī)轉(zhuǎn)化，并有一個(gè)內(nèi)置的語(yǔ)言敏感的編輯器；它的編輯窗口可以在HDL源文件高亮顯示綜合后的錯(cuò)誤，以便能夠迅速定位和糾正所出現(xiàn)的問(wèn)題；它具有圖形調(diào)試功能，在編譯和綜合后可以以圖形方式(RTL圖、Technology圖)觀察結(jié)果；它具有將VHDL文件轉(zhuǎn)換成RTL圖形的功能，這十分有利于VHDL的速成學(xué)習(xí)；它能夠生成針對(duì)Actel、Altera、Lattice、Lucent、Philips、Quicklogic、Vantis(AMD)和Xilinx公司器件的網(wǎng)表；它支持VHDL 10761993標(biāo)準(zhǔn)和Verilog 13641995標(biāo)準(zhǔn)。 (2) ModelSi

25、m：是Model Technology公司(該公司現(xiàn)在是Mentor Graphics的子公司)的著名產(chǎn)品，支持VHDL和Verilog的混合仿真。使用它可以進(jìn)行三個(gè)層次的仿真，即RTL(寄存器傳輸層次)、Functional(功能)和Gate-Level(門級(jí))。RTL級(jí)仿真僅驗(yàn)證設(shè)計(jì)的功能，沒(méi)有時(shí)序信息；功能級(jí)仿真是經(jīng)過(guò)綜合器邏輯綜合后，針對(duì)特定目標(biāo)器件生成的VHDL網(wǎng)表進(jìn)行的仿真；門級(jí)仿真是經(jīng)過(guò)布線器、適配器后，對(duì)生成的門級(jí)VHDL網(wǎng)表進(jìn)行的仿真，此時(shí)在VHDL網(wǎng)表中含有精確的時(shí)序延遲信息，因而可以得到與硬件相對(duì)應(yīng)的時(shí)序仿真結(jié)果。ModelSim VHDL支持IEEE 10761987和

26、IEEE 10761993標(biāo)準(zhǔn)。ModelSim Verilog基于IEEE 13641995標(biāo)準(zhǔn)，在此基礎(chǔ)上針對(duì)Open Verilog標(biāo)準(zhǔn)進(jìn)行了擴(kuò)展。此外，ModelSim支持SDF1.0、2.0和2.1，還有VITAL 2.2b和VITAL95。 1.3.4 EDA實(shí)驗(yàn)開發(fā)系統(tǒng)實(shí)驗(yàn)開發(fā)系統(tǒng)提供芯片下載電路及EDA實(shí)驗(yàn)/開發(fā)的外圍資源(類似于用于單片機(jī)開發(fā)的仿真器)，以供硬件驗(yàn)證用。一般包括： 實(shí)驗(yàn)或開發(fā)所需的各類基本信號(hào)發(fā)生模塊，包括時(shí)鐘、脈沖、高低電平等； FPGA/CPLD輸出信息顯示模塊，包括數(shù)碼顯示、發(fā)光管顯示、聲響指示等； 監(jiān)控程序模塊，提供“電路重構(gòu)軟配置”； 目標(biāo)芯片適配座

27、以及上面的FPGA/CPLD目標(biāo)芯片和編程下載電路； 其他轉(zhuǎn)換電路系統(tǒng)及各種擴(kuò)展接口。目前從事EDA實(shí)驗(yàn)開發(fā)系統(tǒng)研究的院校有：清華大學(xué)、北京理工大學(xué)、復(fù)旦大學(xué)、西安電子科技大學(xué)、東南大學(xué)、杭州電子科技大學(xué)等。 1.4 EDA軟件系統(tǒng)的構(gòu)成 EDA技術(shù)研究的對(duì)象是電子設(shè)計(jì)的全過(guò)程，有系統(tǒng)級(jí)、電路級(jí)和物理級(jí)3個(gè)層次的設(shè)計(jì)。其涉及的電子系統(tǒng)從低頻、高頻到微波，從線性到非線性，從模擬到數(shù)字，從通用集成電路到專用集成電路構(gòu)造的電子系統(tǒng)，因此EDA技術(shù)研究的范疇相當(dāng)廣泛。如果從專用集成電路ASIC開發(fā)與應(yīng)用角度看，EDA軟件系統(tǒng)應(yīng)當(dāng)包含以下子模塊：設(shè)計(jì)輸入子模塊、設(shè)計(jì)數(shù)據(jù)庫(kù)子模塊、分析驗(yàn)證子模塊、綜合仿真

28、子模塊、布局布線子模塊等。 (1) 設(shè)計(jì)輸入子模塊：該模塊接受用戶的設(shè)計(jì)描述，并進(jìn)行語(yǔ)義正確性、語(yǔ)法規(guī)則的檢查，檢查通過(guò)后，將用戶的設(shè)計(jì)描述數(shù)據(jù)轉(zhuǎn)換為EDA軟件系統(tǒng)的內(nèi)部數(shù)據(jù)格式，存入設(shè)計(jì)數(shù)據(jù)庫(kù)被其他子模塊調(diào)用。設(shè)計(jì)輸入子模塊不僅能接受圖形描述輸入、硬件描述語(yǔ)言(HDL)描述輸入，還能接受圖文混合描述輸入。該子模塊一般包含針對(duì)不同描述方式的編輯器，如圖形編輯器、文本編輯器等，同時(shí)包含對(duì)應(yīng)的分析器。 (2) 設(shè)計(jì)數(shù)據(jù)庫(kù)子模塊：該模塊存放系統(tǒng)提供的庫(kù)單元以及用戶的設(shè)計(jì)描述和中間設(shè)計(jì)結(jié)果。 (3) 分析驗(yàn)證子模塊：該模塊包括各個(gè)層次的模擬驗(yàn)證、設(shè)計(jì)規(guī)則的檢查、故障診斷等。 (4) 綜合仿真子模塊：該

29、模塊包括各個(gè)層次的綜合工具，理想的情況是：從高層次到低層次的綜合仿真全部由EDA工具自動(dòng)實(shí)現(xiàn)。 (5) 布局布線子模塊：該模塊實(shí)現(xiàn)由邏輯設(shè)計(jì)到物理實(shí)現(xiàn)的映射，因此與物理實(shí)現(xiàn)的方式密切相關(guān)。例如，最終的物理實(shí)現(xiàn)可以是門陣列、可編程邏輯器件等，由于對(duì)應(yīng)的器件不同，因此各自的布局布線工具會(huì)有很大的差異。 近些年，許多生產(chǎn)可編程邏輯器件的公司都相繼推出適于開發(fā)自己公司器件的EDA工具，這些工具一般都具有上面提到的各個(gè)模塊，操作簡(jiǎn)單，對(duì)硬件環(huán)境要求低，運(yùn)行平臺(tái)是PC機(jī)和Windows或Windows NT操作系統(tǒng)。如Xilinx、Altera、Lattice、Actel、AMD等器件公司都有自己的EDA

30、工具。 EDA工具不只面向ASIC的應(yīng)用與開發(fā)，還有涉及電子設(shè)計(jì)各個(gè)方面的EDA工具，包括數(shù)字電路設(shè)計(jì)、模擬電路設(shè)計(jì)、數(shù)模混合設(shè)計(jì)、系統(tǒng)設(shè)計(jì)、仿真驗(yàn)證等電子設(shè)計(jì)的許多領(lǐng)域。這些工具對(duì)硬件環(huán)境要求高，一般運(yùn)行平臺(tái)要求是工作站和UNIX操作系統(tǒng)，功能齊全、性能優(yōu)良，一般由專門開發(fā)EDA軟件工具的軟件公司提供，如Cadence、Mentel Graphics、Viewlogic、Synopsys等軟件公司都有其特色工具。1.5 EDA工具的發(fā)展趨勢(shì) 1. 設(shè)計(jì)輸入工具的發(fā)展趨勢(shì) 早期EDA工具設(shè)計(jì)輸入普遍采用原理圖輸入方式，以文字和圖形作為設(shè)計(jì)載體和文件，將設(shè)計(jì)信息加載到后續(xù)的EDA工具，完成設(shè)計(jì)分

31、析工作。原理圖輸入方式的優(yōu)點(diǎn)是直觀，能滿足以設(shè)計(jì)分析為主的一般要求，但是原理圖輸入方式不適合用EDA綜合工具。20世紀(jì)80年代末，電子設(shè)計(jì)開始采用新的綜合工具，設(shè)計(jì)描述開始由原理圖設(shè)計(jì)描述轉(zhuǎn)向以各種硬件描述語(yǔ)言為主的編程方式。用硬件描述語(yǔ)言描述設(shè)計(jì)，更接近系統(tǒng)行為描述，且便于綜合，更適于傳遞和修改設(shè)計(jì)信息，還可以建立獨(dú)立于工藝的設(shè)計(jì)文件，不便之處是不太直觀，要求設(shè)計(jì)師學(xué)會(huì)編程。 很多電子設(shè)計(jì)師都具有原理圖設(shè)計(jì)的經(jīng)驗(yàn)，不具有編程經(jīng)驗(yàn)，所以仍然希望繼續(xù)在比較熟悉的符號(hào)與圖形環(huán)境中完成設(shè)計(jì)，而不是利用編程完成設(shè)計(jì)。為此，EDA公司在90年代相繼推出一批圖形化免編程的設(shè)計(jì)輸入工具，它們?cè)试S設(shè)計(jì)師用他們

32、最方便并熟悉的設(shè)計(jì)方式，如框圖、狀態(tài)圖、真值表和邏輯方程建立設(shè)計(jì)文件，然后由EDA工具自動(dòng)生成綜合所需的硬件描述語(yǔ)言文件。 2. 具有混合信號(hào)處理能力的EDA工具 目前，數(shù)字電路設(shè)計(jì)的EDA工具遠(yuǎn)比模擬電路的EDA工具多，模擬集成電路EDA工具開發(fā)的難度較大，但是，由于物理量本身多以模擬形式存在，所以實(shí)現(xiàn)高性能的復(fù)雜電子系統(tǒng)的設(shè)計(jì)離不開模擬信號(hào)。因此，20世紀(jì)90年代以來(lái)EDA工具廠商都比較重視數(shù)/?；旌闲盘?hào)設(shè)計(jì)工具的開發(fā)。對(duì)數(shù)字信號(hào)的語(yǔ)言描述，IEEE已經(jīng)制定了VHDL標(biāo)準(zhǔn)，對(duì)模擬信號(hào)的語(yǔ)言正在制定AHDL標(biāo)準(zhǔn)，此外還提出了對(duì)微波信號(hào)的MHDL描述語(yǔ)言。 具有混合信號(hào)設(shè)計(jì)能力的EDA工具能處

33、理含有數(shù)字信號(hào)處理、專用集成電路宏單元、數(shù)模變換和模數(shù)變換模塊、各種壓控振蕩器在內(nèi)的混合系統(tǒng)設(shè)計(jì)。美國(guó)Cadence、Synopsys等公司開發(fā)的EDA工具已經(jīng)具有混合設(shè)計(jì)能力。 3. 更為有效的仿真工具的發(fā)展 通常，可以將電子系統(tǒng)設(shè)計(jì)的仿真過(guò)程分為兩個(gè)階段：設(shè)計(jì)前期的系統(tǒng)級(jí)仿真和設(shè)計(jì)過(guò)程的電路級(jí)仿真。系統(tǒng)級(jí)仿真主要驗(yàn)證系統(tǒng)的功能；電路級(jí)仿真主要驗(yàn)證系統(tǒng)的性能，決定怎樣實(shí)現(xiàn)設(shè)計(jì)所需的精度。在整個(gè)電子設(shè)計(jì)過(guò)程中仿真是花費(fèi)時(shí)間最多的工作也是占用EDA工具資源最多的一個(gè)環(huán)節(jié)。通常，設(shè)計(jì)活動(dòng)的大部分時(shí)間在做仿真，如驗(yàn)證設(shè)計(jì)的有效性、測(cè)試設(shè)計(jì)的精度、處理和保證設(shè)計(jì)要求等。仿真過(guò)程中仿真收斂的快慢同樣是關(guān)

34、鍵因素之一。提高仿真的有效性一方面是建立合理的仿真算法，另一方面是系統(tǒng)級(jí)仿真中系統(tǒng)級(jí)模型的建模，電路級(jí)仿真中電路級(jí)模型的建模。預(yù)計(jì)在下一代EDA工具中，仿真工具將有一個(gè)較大的發(fā)展。 4. 更為理想的設(shè)計(jì)綜合工具的開發(fā) 今天，電子系統(tǒng)和電路的集成規(guī)模越來(lái)越大，幾乎不可能直接面向版圖做設(shè)計(jì)，若要找出版圖中的錯(cuò)誤，更是難上加難。將設(shè)計(jì)者的精力從繁瑣的版圖設(shè)計(jì)和分析中轉(zhuǎn)移到設(shè)計(jì)前期的算法開發(fā)和功能驗(yàn)證上，這是設(shè)計(jì)綜合工具要達(dá)到的目的。高層次設(shè)計(jì)綜合工具可以將低層次的硬件設(shè)計(jì)一起轉(zhuǎn)換到物理級(jí)的設(shè)計(jì)，實(shí)現(xiàn)不同層次的不同形式的設(shè)計(jì)描述轉(zhuǎn)換，通過(guò)各種綜合算法實(shí)現(xiàn)設(shè)計(jì)目標(biāo)所規(guī)定的優(yōu)化設(shè)計(jì)。當(dāng)然，設(shè)計(jì)者的經(jīng)驗(yàn)在設(shè)

35、計(jì)綜合中仍將起到重要的作用，自動(dòng)綜合工具將有效地提高優(yōu)化設(shè)計(jì)效率。 設(shè)計(jì)綜合工具由最初的只能實(shí)現(xiàn)邏輯綜合，逐步發(fā)展到可以實(shí)現(xiàn)設(shè)計(jì)前端的綜合，直到設(shè)計(jì)后端的版圖綜合以及測(cè)試綜合的理想且完整的綜合工具。設(shè)計(jì)前端的綜合工具，可以實(shí)現(xiàn)從算法級(jí)的行為描述到寄存器傳輸級(jí)結(jié)構(gòu)描述的轉(zhuǎn)換，給出滿足約束條件的硬件結(jié)構(gòu)。在確定寄存器傳輸結(jié)構(gòu)描述后，由邏輯綜合工具完成硬件的門級(jí)結(jié)構(gòu)的描述，邏輯綜合的結(jié)果將作為版圖綜合的輸入數(shù)據(jù)，進(jìn)行版圖綜合。版圖綜合則是將門級(jí)和電路級(jí)的結(jié)構(gòu)描述轉(zhuǎn)換成物理版圖的描述，版圖綜合時(shí)將通過(guò)自動(dòng)交互的設(shè)計(jì)環(huán)境，實(shí)現(xiàn)按面積、速度和功率完成布局布線的優(yōu)化，實(shí)現(xiàn)最佳的版圖設(shè)計(jì)。人們希望將設(shè)計(jì)測(cè)試工

36、作盡可能地提前到設(shè)計(jì)前期，以便縮短設(shè)計(jì)周期，減少測(cè)試費(fèi)用，因此測(cè)試綜合貫穿在設(shè)計(jì)過(guò)程的始終。測(cè)試綜合時(shí)可以消除設(shè)計(jì)中的冗余邏輯，診斷不可測(cè)的邏輯結(jié)構(gòu)，自動(dòng)插入可測(cè)性結(jié)構(gòu)，生成測(cè)試向量；當(dāng)整個(gè)電路設(shè)計(jì)完成時(shí)，測(cè)試設(shè)計(jì)也隨之完成。 面對(duì)當(dāng)今飛速發(fā)展的電子產(chǎn)品市場(chǎng)，電子設(shè)計(jì)人員需要更加實(shí)用、快捷的EDA工具，使用統(tǒng)一的集成化設(shè)計(jì)環(huán)境，改變傳統(tǒng)設(shè)計(jì)思路，即優(yōu)先考慮具體物理實(shí)現(xiàn)方式，而將精力集中到設(shè)計(jì)構(gòu)思、方案比較和尋找優(yōu)化設(shè)計(jì)等方面，以最快的速度開發(fā)出性能優(yōu)良、質(zhì)量一流的電子產(chǎn)品。今天的EDA工具將向著功能強(qiáng)大、簡(jiǎn)單易學(xué)、使用方便的方向發(fā)展。1.6 EDA的工程設(shè)計(jì)流程1.6.1 FPGA/CPLD工

37、程設(shè)計(jì)流程假設(shè)我們需要建造一棟樓房，第一，我們需要進(jìn)行“建筑設(shè)計(jì)”用各種設(shè)計(jì)圖紙把我們的建筑設(shè)想表示出來(lái)；第二，我們要進(jìn)行“建筑預(yù)算”根據(jù)投資規(guī)模、擬建樓房的結(jié)構(gòu)及有關(guān)建房的經(jīng)驗(yàn)數(shù)據(jù)等計(jì)算需要多少基本建筑材料(如磚、水泥、預(yù)制塊、門、窗戶等)；第三，根據(jù)建筑設(shè)計(jì)和建筑預(yù)算進(jìn)行“施工設(shè)計(jì)”這些磚、水泥、預(yù)制塊、門、窗戶等具體砌在房子的什么部位，相互之間怎樣連接；第四，根據(jù)施工圖進(jìn)行“建筑施工”將這些磚、水泥、預(yù)制塊、門、窗戶等按照規(guī)定施工建成一棟樓房；最后，施工完畢后，還要進(jìn)行“建筑驗(yàn)收”檢驗(yàn)所建樓房是否符合設(shè)計(jì)要求。同時(shí)，在整個(gè)建設(shè)過(guò)程中，我們可能需要做出某些“建筑模型”或進(jìn)行某些“建筑實(shí)驗(yàn)”

38、。 那么，對(duì)于目標(biāo)器件為FPGA和CPLD的VHDL設(shè)計(jì)，其工程設(shè)計(jì)步驟如何呢？FPGA/CPLD的工程設(shè)計(jì)流程與上面所描述的基建流程類似：第一，需要進(jìn)行“源程序的編輯和編譯”用一定的邏輯表達(dá)手段將設(shè)計(jì)表達(dá)出來(lái)；第二，要進(jìn)行“邏輯綜合”將用一定的邏輯表達(dá)手段表達(dá)出來(lái)的設(shè)計(jì)，經(jīng)過(guò)一系列的操作，分解成一系列的基本邏輯電路及對(duì)應(yīng)關(guān)系(電路分解)；第三，要進(jìn)行“目標(biāo)器件的布線/適配”在選定的目標(biāo)器件中建立這些基本邏輯電路及對(duì)應(yīng)關(guān)系(邏輯實(shí)現(xiàn))；第四，目標(biāo)器件的編程/下載將前面的軟件設(shè)計(jì)經(jīng)過(guò)編程變成具體的設(shè)計(jì)系統(tǒng)(物理實(shí)現(xiàn))；最后，要進(jìn)行硬件仿真/硬件測(cè)試驗(yàn)證所設(shè)計(jì)的系統(tǒng)是否符合設(shè)計(jì)要求。同時(shí)，在設(shè)計(jì)過(guò)

39、程中要進(jìn)行有關(guān)“仿真”模擬有關(guān)設(shè)計(jì)結(jié)果，看是否與設(shè)計(jì)構(gòu)想相符。綜上所述，F(xiàn)PGA/CPLD的工程設(shè)計(jì)的基本流程如圖1.1所示，現(xiàn)具體闡述如下。圖1.1 FPGA/CPLD工程設(shè)計(jì)流程圖 1. 源程序的編輯和編譯 利用EDA技術(shù)進(jìn)行一項(xiàng)工程設(shè)計(jì)，首先需利用EDA工具的文本編輯器或圖形編輯器將它用文本方式或圖形方式表達(dá)出來(lái)，進(jìn)行排錯(cuò)編譯，變成VHDL文件格式，為進(jìn)一步的邏輯綜合作準(zhǔn)備。 常用的源程序輸入方式有三種。 (1) 原理圖輸入方式：利用EDA工具提供的圖形編輯器以原理圖的方式進(jìn)行輸入。原理圖輸入方式比較容易掌握，直觀且方便，所畫的電路原理圖(請(qǐng)注意，這種原理圖與利用Protel畫的原理圖有

40、本質(zhì)的區(qū)別)與傳統(tǒng)的器件連接方式完全一樣，很容易被人接受，而且編輯器中有許多現(xiàn)成的單元器件可以利用，自己也可以根據(jù)需要設(shè)計(jì)元件。然而原理圖輸入法的優(yōu)點(diǎn)同時(shí)也是它的缺點(diǎn)： 隨著設(shè)計(jì)規(guī)模增大，設(shè)計(jì)的易讀性迅速下降，對(duì)于圖中密密麻麻的電路連線，極難搞清電路的實(shí)際功能； 一旦完成，電路結(jié)構(gòu)的改變將十分困難，因而幾乎沒(méi)有可再利用的設(shè)計(jì)模塊； 移植困難、入檔困難、交流困難、設(shè)計(jì)交付困難，因?yàn)椴豢赡艽嬖谝粋€(gè)標(biāo)準(zhǔn)化的原理圖編輯器。 (2) 狀態(tài)圖輸入方式：以圖形的方式表示狀態(tài)圖進(jìn)行輸入。當(dāng)填好時(shí)鐘信號(hào)名、狀態(tài)轉(zhuǎn)換條件、狀態(tài)機(jī)類型等要素后，就可以自動(dòng)生成VHDL程序。這種設(shè)計(jì)方式簡(jiǎn)化了狀態(tài)機(jī)的設(shè)計(jì)，比較流行。

41、(3) VHDL軟件程序的文本方式：最一般化、最具普遍性的輸入方法，任何支持VHDL的EDA工具都支持文本方式的編輯和編譯。 2邏輯綜合和優(yōu)化欲把VHDL的軟件設(shè)計(jì)與硬件的可實(shí)現(xiàn)性掛鉤，需要利用EDA軟件系統(tǒng)的綜合器進(jìn)行邏輯綜合。所謂邏輯綜合，就是將電路的高級(jí)語(yǔ)言描述(如HDL、原理圖或狀態(tài)圖形的描述)轉(zhuǎn)換成低級(jí)的，可與FPGA/CPLD或構(gòu)成ASIC的門陣列基本結(jié)構(gòu)相映射的網(wǎng)表文件。邏輯映射的過(guò)程，就是將電路的高級(jí)描述，針對(duì)給定硬件結(jié)構(gòu)組件，進(jìn)行編譯、優(yōu)化、轉(zhuǎn)換和綜合，最終獲得門級(jí)電路甚至更底層的電路描述文件的過(guò)程。網(wǎng)表文件就是按照某種規(guī)定描述電路的基本組成及如何相互連接的文件。 由于VHD

42、L仿真器的行為仿真功能是面向高層次的系統(tǒng)仿真，只能對(duì)VHDL的系統(tǒng)描述作可行性的評(píng)估測(cè)試，不針對(duì)任何硬件系統(tǒng)，因此基于這一仿真層次的許多VHDL語(yǔ)句不能被綜合器所接受。這就是說(shuō)，這類語(yǔ)句的描述無(wú)法在硬件系統(tǒng)中實(shí)現(xiàn)(至少是現(xiàn)階段)，這時(shí)，綜合器不支持的語(yǔ)句在綜合過(guò)程中將忽略掉。綜合器對(duì)源VHDL文件的綜合是針對(duì)某一PLD供應(yīng)商的產(chǎn)品系列的，因此，綜合后的結(jié)果是可以為硬件系統(tǒng)所接受，具有硬件可實(shí)現(xiàn)性。 3. 目標(biāo)器件的布線/適配 邏輯綜合通過(guò)后必須利用適配器將綜合后的網(wǎng)表文件針對(duì)某一具體的目標(biāo)器進(jìn)行邏輯映射操作，其中包括底層器件配置、邏輯分割、邏輯優(yōu)化、布線與操作，適配完成后可以利用適配所產(chǎn)生的仿

43、真文件作精確的時(shí)序仿真。 由于VHDL仿真器的行為仿真功能是面向高層次的系統(tǒng)仿真，只能對(duì)VHDL的系統(tǒng)描述作可行性的評(píng)估測(cè)試，不針對(duì)任何硬件系統(tǒng)，因此基于這一仿真層次的許多VHDL語(yǔ)句不能被綜合器所接受。這就是說(shuō)，這類語(yǔ)句的描述無(wú)法在硬件系統(tǒng)中實(shí)現(xiàn)(至少是現(xiàn)階段)，這時(shí)，綜合器不支持的語(yǔ)句在綜合過(guò)程中將被忽略掉。綜合器對(duì)VHDL源文件的綜合是針對(duì)某一PLD供應(yīng)商的產(chǎn)品系列的，因此，綜合后的結(jié)果是可以為硬件系統(tǒng)所接受的，具有硬件可實(shí)現(xiàn)性。 4. 目標(biāo)器件的編程/下載 如果編譯、綜合、布線/適配和行為仿真、功能仿真、時(shí)序仿真等過(guò)程都沒(méi)有發(fā)現(xiàn)問(wèn)題，即滿足原設(shè)計(jì)的要求，則可以將由FPGA/CPLD布線

44、/適配器產(chǎn)生的配置/下載文件通過(guò)編程器或下載電纜載入目標(biāo)芯片F(xiàn)PGA或CPLD中。5. 設(shè)計(jì)過(guò)程中的有關(guān)仿真設(shè)計(jì)過(guò)程中的仿真有三種，分別是行為仿真、功能仿真和時(shí)序仿真。所謂行為仿真，就是將VHDL設(shè)計(jì)源程序直接送到VHDL仿真器中所進(jìn)行的仿真。該仿真只是根據(jù)VHDL的語(yǔ)義進(jìn)行的，與具體電路沒(méi)有關(guān)系。在這種仿真中，可以充分發(fā)揮VHDL中的適用于仿真控制的語(yǔ)句及有關(guān)的預(yù)定義函數(shù)和庫(kù)文件。 所謂功能仿真，就是將綜合后的VHDL網(wǎng)表文件再送到VHDL仿真器中所進(jìn)行的仿真。這時(shí)的仿真僅對(duì)VHDL描述的邏輯功能進(jìn)行測(cè)試模擬，以了解其實(shí)現(xiàn)的功能是否滿足原設(shè)計(jì)的要求，仿真過(guò)程不涉及具體器件的硬件特性，如延時(shí)特

45、性。該仿真的結(jié)果與門級(jí)仿真器所做的功能仿真結(jié)果基本一致。綜合之后的VHDL網(wǎng)表文件采用VHDL語(yǔ)法，首先描述了最基本的門電路，然后將這些門電路用例化語(yǔ)句連接起來(lái)。描述的電路與生成的EDIF/XNF等網(wǎng)表文件一致。 所謂時(shí)序仿真，就是將布線器/適配器所產(chǎn)生的VHDL網(wǎng)表文件送到VHDL仿真器中所進(jìn)行的仿真。該仿真已將器件特性考慮進(jìn)去了，因此可以得到精確的時(shí)序仿真結(jié)果。布線/適配處理后生成的VHDL網(wǎng)表文件中包含了較為精確的延時(shí)信息，網(wǎng)表文件中描述的電路結(jié)構(gòu)與布線/適配后的結(jié)果是一致的。 需要注意的是，圖1.1中有兩個(gè)仿真器，一個(gè)是VHDL仿真器，另一個(gè)是門級(jí)仿真器，它們都能進(jìn)行功能仿真和時(shí)序仿真

46、。所不同的是仿真用的文件格式不同，即網(wǎng)表文件不同。所謂的網(wǎng)表(Netlist)，是特指電路網(wǎng)絡(luò)，網(wǎng)表文件描述了一個(gè)電路網(wǎng)絡(luò)。目前流行多種網(wǎng)表文件格式，其中最通用的是EDIF格式的網(wǎng)表文件。Xilinx XNF網(wǎng)表文件格式也很流行，不過(guò)一般只在使用Xilinx的FPGA/CPLD時(shí)才會(huì)用到XNF格式。VHDL文件格式也可以用來(lái)描述電路網(wǎng)絡(luò)，即采用VHDL語(yǔ)法描述各級(jí)電路互連，稱之為VHDL網(wǎng)表。 6. 硬件仿真/硬件測(cè)試所謂硬件仿真，就是在ASIC設(shè)計(jì)中，常利用FPGA對(duì)系統(tǒng)的設(shè)計(jì)進(jìn)行功能檢測(cè)，通過(guò)后再將其VHDL設(shè)計(jì)以ASIC形式實(shí)現(xiàn)的過(guò)程。所謂硬件測(cè)試，就是把FPGA或CPLD直接用于應(yīng)用系

47、統(tǒng)的設(shè)計(jì)中，將下載文件下載到FPGA后，對(duì)系統(tǒng)設(shè)計(jì)進(jìn)行功能檢測(cè)的過(guò)程。 硬件仿真和硬件測(cè)試的目的，是為了在更真實(shí)的環(huán)境中檢驗(yàn)VHDL設(shè)計(jì)的運(yùn)行情況，特別是對(duì)于設(shè)計(jì)上不是十分規(guī)范、語(yǔ)義上含有一定歧義的VHDL程序。一般的仿真器包括VHDL行為仿真器和VHDL功能仿真器，它們對(duì)于同一VHDL設(shè)計(jì)的“理解”，即仿真模型的產(chǎn)生，與VHDL綜合器的“理解”，即綜合模型的產(chǎn)生，常常是不一致的。此外，由于目標(biāo)器件功能的可行性約束，綜合器對(duì)于設(shè)計(jì)的“理解”常在一有限范圍內(nèi)選擇，而VHDL仿真器的“理解”是純軟件行為，其“理解”的選擇范圍要寬得多。這種“理解”的偏差勢(shì)必導(dǎo)致仿真結(jié)果與綜合后實(shí)現(xiàn)的硬件電路在功能上

48、的不一致。當(dāng)然，還有許多其他的因素也會(huì)產(chǎn)生這種不一致。由此可見，VHDL設(shè)計(jì)的硬件仿真和硬件測(cè)試是十分必要的。1.6.2 ASIC工程設(shè)計(jì)流程 標(biāo)準(zhǔn)單元設(shè)計(jì)ASIC的優(yōu)點(diǎn)是：(1) 比門陣列法具有更加靈活的布圖方法；(2) “標(biāo)準(zhǔn)單元”預(yù)先存在單元庫(kù)中，可以極大地提高設(shè)計(jì)效率；(3) 可以從根本上解決布通率問(wèn)題，可以極大地提高設(shè)計(jì)效率；(4) 可以使設(shè)計(jì)者更多地從設(shè)計(jì)項(xiàng)目的高層次關(guān)注電路的優(yōu)化和性能問(wèn)題；(5) 標(biāo)準(zhǔn)單元設(shè)計(jì)模式自動(dòng)化程度高、設(shè)計(jì)周期短、設(shè)計(jì)效率高。 一般的ASIC從設(shè)計(jì)到制造，其工程設(shè)計(jì)流程如下。1系統(tǒng)規(guī)格說(shuō)明系統(tǒng)規(guī)格說(shuō)明(System Specification)就是分析并

49、確定整個(gè)系統(tǒng)的功能、要求達(dá)到的性能、物理尺寸，確定采用何種制造工藝、設(shè)計(jì)周期和設(shè)計(jì)費(fèi)用，最終建立系統(tǒng)的行為模型，進(jìn)行可行性驗(yàn)證。 2系統(tǒng)劃分系統(tǒng)劃分(System Division)就是將系統(tǒng)分割成各個(gè)功能子模塊，給出子模塊之間的信號(hào)連接關(guān)系，并驗(yàn)證各個(gè)功能塊的模型，確定系統(tǒng)的關(guān)鍵時(shí)序。3邏輯設(shè)計(jì)與綜合邏輯設(shè)計(jì)與綜合(Logic Design and Synthesis)就是將劃分的各個(gè)子模塊用文本(網(wǎng)表或硬件描述語(yǔ)言)、原理圖等進(jìn)行具體邏輯描述。對(duì)于硬件描述語(yǔ)言描述的設(shè)計(jì)模塊，需要用綜合器進(jìn)行綜合，以獲得具體的電路網(wǎng)表文件，對(duì)于原理圖等描述方式描述的設(shè)計(jì)模塊，經(jīng)簡(jiǎn)單編譯后可得到邏輯網(wǎng)表文件。

50、 4綜合后仿真綜合后仿真(Simulate after Synthesis)就是根據(jù)邏輯綜合后得到網(wǎng)表文件，并進(jìn)行仿真驗(yàn)證。5版圖設(shè)計(jì)版圖設(shè)計(jì)(Layout Design)就是將邏輯設(shè)計(jì)中每一個(gè)邏輯元件、電阻、電容等以及它們之間的連線轉(zhuǎn)換成集成電路制造所需要的版圖信息?？墒止せ蜃詣?dòng)進(jìn)行版圖規(guī)劃(Floorplanning)、布局(Placement)、布線(Routing)。這一步由于涉及邏輯設(shè)計(jì)到物理實(shí)現(xiàn)的映射，又稱為物理設(shè)計(jì)(Physical Design)。 6版圖驗(yàn)證版圖驗(yàn)證(Layout Verification)主要包括：版圖原理圖比對(duì)(LVS)、設(shè)計(jì)規(guī)則檢查(DRC)、電氣規(guī)則檢

51、查(ERC)。在手工版圖設(shè)計(jì)中，這是非常重要的一步。7參數(shù)提取與后仿真版圖驗(yàn)證完畢后，需進(jìn)行版圖的電路網(wǎng)表提取(NE)和參數(shù)提取(PE)，把提取出的參數(shù)反注(Back-Annotate)至網(wǎng)表文件，進(jìn)行最后一步仿真驗(yàn)證工作。8制版、流片將設(shè)計(jì)結(jié)果送IC生產(chǎn)線進(jìn)行制版、光罩和流片，進(jìn)行實(shí)驗(yàn)性生產(chǎn)。9芯片測(cè)試測(cè)試芯片是否符合設(shè)計(jì)要求，并評(píng)估成品率。 1.7 數(shù)字系統(tǒng)的設(shè)計(jì)1.7.1 數(shù)字系統(tǒng)的設(shè)計(jì)模型 數(shù)字系統(tǒng)指的是交互式的、以離散形式表示的具有存儲(chǔ)、傳輸、信息處理能力的邏輯子系統(tǒng)的集合。用于描述數(shù)字系統(tǒng)的模型有多種，各種模型描述數(shù)字系統(tǒng)的側(cè)重點(diǎn)不同。下面介紹一種普遍采用的模型。這種模型根據(jù)數(shù)字系

52、統(tǒng)的定義，將整個(gè)系統(tǒng)劃分為兩個(gè)模塊或兩個(gè)子系統(tǒng)：數(shù)據(jù)處理子系統(tǒng)和控制子系統(tǒng)，如圖1.2所示。圖1.2 數(shù)字系統(tǒng)的設(shè)計(jì)模型 數(shù)據(jù)處理子系統(tǒng)主要完成數(shù)據(jù)的采集、存儲(chǔ)、運(yùn)算和傳輸。數(shù)據(jù)處理子系統(tǒng)主要由存儲(chǔ)器、運(yùn)算器、數(shù)據(jù)選擇器等功能電路組成。數(shù)據(jù)處理子系統(tǒng)與外界進(jìn)行數(shù)據(jù)交換，在控制子系統(tǒng)(或稱控制器)發(fā)出的控制信號(hào)作用下，數(shù)據(jù)處理子系統(tǒng)將進(jìn)行數(shù)據(jù)的存儲(chǔ)和運(yùn)算等操作。數(shù)據(jù)處理子系統(tǒng)將接收由控制器發(fā)出的控制信號(hào)，同時(shí)將自己的操作進(jìn)程或操作結(jié)果作為條件信號(hào)傳送給控制器。應(yīng)當(dāng)根據(jù)數(shù)字系統(tǒng)實(shí)現(xiàn)的功能或算法設(shè)計(jì)數(shù)據(jù)處理子系統(tǒng)。 控制子系統(tǒng)是執(zhí)行數(shù)字系統(tǒng)算法的核心，具有記憶功能，因此控制子系統(tǒng)是時(shí)序系統(tǒng)?？刂谱酉?/p>

53、統(tǒng)由組合邏輯電路和觸發(fā)器組成，與數(shù)據(jù)處理子系統(tǒng)共用時(shí)鐘?？刂谱酉到y(tǒng)的輸入信號(hào)是外部控制信號(hào)和由數(shù)據(jù)處理子系統(tǒng)送來(lái)的條件信號(hào)，按照數(shù)字系統(tǒng)設(shè)計(jì)方案要求的算法流程，在時(shí)鐘信號(hào)的控制下進(jìn)行狀態(tài)的轉(zhuǎn)換，同時(shí)產(chǎn)生與狀態(tài)和條件信號(hào)相對(duì)應(yīng)的輸出信號(hào)，該輸出信號(hào)將控制數(shù)據(jù)處理子系統(tǒng)的具體操作。應(yīng)當(dāng)根據(jù)數(shù)字系統(tǒng)功能及數(shù)據(jù)處理子系統(tǒng)的需求設(shè)計(jì)控制子系統(tǒng)。 把數(shù)字系統(tǒng)劃分成數(shù)據(jù)處理子系統(tǒng)和控制子系統(tǒng)進(jìn)行設(shè)計(jì)，這只是一種手段，不是目的。它用來(lái)幫助設(shè)計(jì)者有層次地理解和處理問(wèn)題，進(jìn)而獲得清晰、完整正確的電路圖。因此，數(shù)字系統(tǒng)的劃分應(yīng)當(dāng)遵循自然、易于理解的原則。 設(shè)計(jì)一個(gè)數(shù)字系統(tǒng)時(shí)，采用該模型的優(yōu)點(diǎn)是： (1) 把數(shù)字系統(tǒng)

54、劃分為控制子系統(tǒng)和數(shù)據(jù)處理子系統(tǒng)兩個(gè)主要部分，使設(shè)計(jì)者面對(duì)的電路規(guī)模減小，二者可以分別設(shè)計(jì)。 (2) 由于數(shù)字系統(tǒng)中控制子系統(tǒng)的邏輯關(guān)系比較復(fù)雜，將其獨(dú)立劃分出來(lái)后，可突出設(shè)計(jì)重點(diǎn)和分散設(shè)計(jì)難點(diǎn)。 (3) 當(dāng)數(shù)字系統(tǒng)劃分為控制子系統(tǒng)和數(shù)據(jù)處理子系統(tǒng)后，邏輯分工清楚，各自的任務(wù)明確，這可以使電路的設(shè)計(jì)，調(diào)測(cè)和故障處理都比較方便。 但采用該模型設(shè)計(jì)一個(gè)數(shù)字系統(tǒng)時(shí)，必須先分析和找出實(shí)現(xiàn)系統(tǒng)邏輯的算法，根據(jù)具體的算法要求提出系統(tǒng)內(nèi)部的結(jié)構(gòu)要求，再根據(jù)各個(gè)部分分擔(dān)的任務(wù)劃分出控制子系統(tǒng)和數(shù)據(jù)處理子系統(tǒng)。算法不同，系統(tǒng)的內(nèi)部結(jié)構(gòu)不同，控制子系統(tǒng)和數(shù)據(jù)處理子系統(tǒng)電路也不同。有時(shí)控制子系統(tǒng)和數(shù)據(jù)處理子系統(tǒng)的界

55、限劃分也比較困難，需要反復(fù)比較和調(diào)整才能確定。1.7.2 數(shù)字系統(tǒng)的設(shè)計(jì)方法 數(shù)字系統(tǒng)設(shè)計(jì)有多種方法，如模塊設(shè)計(jì)法、自頂向下設(shè)計(jì)法和自底向上設(shè)計(jì)法等。 數(shù)字系統(tǒng)的設(shè)計(jì)一般采用自頂向下、由粗到細(xì)、逐步求精的方法。自頂向下是指將數(shù)字系統(tǒng)的整體逐步分解為各個(gè)子系統(tǒng)和模塊，若子系統(tǒng)規(guī)模較大，則還需將子系統(tǒng)進(jìn)一步分解為更小的子系統(tǒng)和模塊，層層分解，直至整個(gè)系統(tǒng)中各子系統(tǒng)關(guān)系合理，并便于邏輯電路級(jí)的設(shè)計(jì)和實(shí)現(xiàn)為止。采用該方法設(shè)計(jì)時(shí)，高層設(shè)計(jì)進(jìn)行功能和接口描述，說(shuō)明模塊的功能和接口，模塊功能的更詳細(xì)的描述在下一設(shè)計(jì)層次說(shuō)明，最底層的設(shè)計(jì)才涉及具體的寄存器和邏輯門電路等實(shí)現(xiàn)方式的描述。 采用自頂向下的設(shè)計(jì)方法

56、有如下優(yōu)點(diǎn): (1) 自頂向下設(shè)計(jì)方法是一種模塊化設(shè)計(jì)方法。對(duì)設(shè)計(jì)的描述從上到下逐步由粗略到詳細(xì)，符合常規(guī)的邏輯思維習(xí)慣。由于高層設(shè)計(jì)同器件無(wú)關(guān)，設(shè)計(jì)易于在各種集成電路工藝或可編程器件之間移植。 (2) 適合多個(gè)設(shè)計(jì)者同時(shí)進(jìn)行設(shè)計(jì)。隨著技術(shù)的不斷進(jìn)步，許多設(shè)計(jì)由一個(gè)設(shè)計(jì)者已無(wú)法完成，必須經(jīng)過(guò)多個(gè)設(shè)計(jì)者分工協(xié)作完成一項(xiàng)設(shè)計(jì)的情況越來(lái)越多。在這種情況下，應(yīng)用自頂向下的設(shè)計(jì)方法便于由多個(gè)設(shè)計(jì)者同時(shí)進(jìn)行設(shè)計(jì)，對(duì)設(shè)計(jì)任務(wù)進(jìn)行合理分配，用系統(tǒng)工程的方法對(duì)設(shè)計(jì)進(jìn)行管理。 針對(duì)具體的設(shè)計(jì)，實(shí)施自頂向下的設(shè)計(jì)方法的形式會(huì)有所不同，但均需遵循以下兩條原則：逐層分解功能，分層次進(jìn)行設(shè)計(jì)。同時(shí)，應(yīng)在各個(gè)設(shè)計(jì)層次上，考

57、慮相應(yīng)的仿真驗(yàn)證問(wèn)題。1.7.3 數(shù)字系統(tǒng)的設(shè)計(jì)準(zhǔn)則 進(jìn)行數(shù)字系統(tǒng)設(shè)計(jì)時(shí)，通常需要考慮多方面的條件和要求，如設(shè)計(jì)的功能和性能要求，元器件的資源分配和設(shè)計(jì)工具的可實(shí)現(xiàn)性，系統(tǒng)的開發(fā)費(fèi)用和成本等。雖然具體設(shè)計(jì)的條件和要求千差萬(wàn)別，實(shí)現(xiàn)的方法也各不相同，但數(shù)字系統(tǒng)設(shè)計(jì)還是具備一些共同的方法和準(zhǔn)則的。 1分割準(zhǔn)則自頂向下的設(shè)計(jì)方法或其他層次化的設(shè)計(jì)方法，需要對(duì)系統(tǒng)功能進(jìn)行分割，然后用邏輯語(yǔ)言進(jìn)行描述。分割過(guò)程中，若分割過(guò)粗，則不易用邏輯語(yǔ)言表達(dá)；若分割過(guò)細(xì)，則帶來(lái)不必要的重復(fù)和繁瑣。因此，分割的粗細(xì)需要根據(jù)具體的設(shè)計(jì)和設(shè)計(jì)工具情況而定。掌握分割程度需遵循的原則為：分割后最底層的邏輯塊應(yīng)適合用邏輯語(yǔ)言進(jìn)

58、行表達(dá)；相似的功能應(yīng)該設(shè)計(jì)成共享的基本模塊；接口信號(hào)盡可能少；同層次的模塊之間，在資源和I/O分配上，盡可能平衡，以使結(jié)構(gòu)勻稱；模快的劃分和設(shè)計(jì)，應(yīng)盡可能做到通用性好，易于移植。 2系統(tǒng)的可觀測(cè)性 在系統(tǒng)設(shè)計(jì)中，應(yīng)該同時(shí)考慮功能檢查和性能的測(cè)試，即系統(tǒng)觀測(cè)性的問(wèn)題。一些有經(jīng)驗(yàn)的設(shè)計(jì)者會(huì)自覺(jué)地在設(shè)計(jì)系統(tǒng)的同時(shí)設(shè)計(jì)觀測(cè)電路，即觀測(cè)器，指示系統(tǒng)內(nèi)部的工作狀態(tài)。 建立觀測(cè)器，應(yīng)遵循以下原則：具有系統(tǒng)的關(guān)鍵點(diǎn)信號(hào)，如時(shí)鐘、同步信號(hào)和狀態(tài)等信號(hào)；具有代表性的節(jié)點(diǎn)和線路上的信號(hào)；具備簡(jiǎn)單的“系統(tǒng)工作是否正?！钡呐袛嗄芰Α?3同步和異步電路 異步電路會(huì)造成較大延時(shí)和邏輯競(jìng)爭(zhēng)，容易引起系統(tǒng)的不穩(wěn)定，而同步電路則

59、是按照統(tǒng)一的時(shí)鐘工作，穩(wěn)定性好。因此在設(shè)計(jì)時(shí)盡可能采用同步電路進(jìn)行設(shè)計(jì)，避免使用異步電路。在必須使用異步電路時(shí)，應(yīng)采取措施來(lái)避免競(jìng)爭(zhēng)和增加穩(wěn)定性。 4 最優(yōu)化設(shè)計(jì) 由于可編程器件的邏輯資源、連接資源和I/O資源有限，器件的速度和性能也是有限的，用器件設(shè)計(jì)系統(tǒng)的過(guò)程相當(dāng)于求最優(yōu)解的過(guò)程。因此，需要給定兩個(gè)約束條件：邊界條件和最優(yōu)化目標(biāo)。 所謂邊界條件，是指器件的資源及性能限制。最優(yōu)化目標(biāo)有多種，設(shè)計(jì)中常見的最優(yōu)化目標(biāo)有：器件資源利用率最高；系統(tǒng)工作速度最快，即延時(shí)最小；布線最容易，即可實(shí)現(xiàn)性最好。具體設(shè)計(jì)中，各個(gè)最優(yōu)化目標(biāo)間可能會(huì)產(chǎn)生沖突，這時(shí)應(yīng)滿足設(shè)計(jì)的主要要求。 5系統(tǒng)設(shè)計(jì)的藝術(shù)一個(gè)系統(tǒng)的設(shè)

60、計(jì)，通常需要經(jīng)過(guò)反復(fù)的修改、優(yōu)化才能達(dá)到設(shè)計(jì)的要求。一個(gè)好的設(shè)計(jì)，應(yīng)該滿足“和諧”的基本特征，對(duì)數(shù)字系統(tǒng)可以根據(jù)幾點(diǎn)做出判斷： 設(shè)計(jì)是否總體上流暢，無(wú)拖泥帶水的感覺(jué)； 資源分配、I/O分配是否合理，設(shè)計(jì)上和性能上是否有瓶頸，系統(tǒng)結(jié)構(gòu)是否協(xié)調(diào)； 是否具有良好的可觀測(cè)性； 是否易于修改和移植； 器件的特點(diǎn)是否能得到充分的發(fā)揮。 1.7.4 數(shù)字系統(tǒng)的設(shè)計(jì)步驟 1系統(tǒng)任務(wù)分析 數(shù)字系統(tǒng)設(shè)計(jì)中的第一步是明確系統(tǒng)的任務(wù)。在設(shè)計(jì)任務(wù)書中，可用各種方式提出對(duì)整個(gè)數(shù)字系統(tǒng)的邏輯要求，常用的方式有自然語(yǔ)言、邏輯流程圖、時(shí)序圖或幾種方法的結(jié)合。當(dāng)系統(tǒng)較大或邏輯關(guān)系較復(fù)雜時(shí)，系統(tǒng)任務(wù)(邏輯要求)邏輯的表述和理解都不