河北科技大學(xué)EDA課程設(shè)計報告-數(shù)字電壓表設(shè)計

1、-. z科技大學(xué)課程設(shè)計報告 學(xué)生：學(xué) 號：專業(yè)班級： 電科141 課程名稱： EDA技術(shù)課程設(shè)計 學(xué)年學(xué)期： 2021 2021 學(xué)年第 1 學(xué)期 指導(dǎo)教師： 武瑞紅 2 0 17 年 12 月課程設(shè)計成績評定表學(xué)生學(xué) 號成績專業(yè)班級電科141起止時間設(shè)計題目數(shù)字電壓表的設(shè)計指導(dǎo)教師評語指導(dǎo)教師： 年 月 日目錄TOC o 1-3 u 一、課程設(shè)計目的1二、課程設(shè)計原理1一A/D轉(zhuǎn)換器ADC0809控制電路2二譯碼，顯示電路4三、課程設(shè)計容4一 ADC0809ad5二 Dataprocess7三Leddisplay9(四原理圖設(shè)計 PAGEREF _Toc15827 10五引腳鎖定 PAGE

2、REF _Toc23283 11六 下載測試 PAGEREF _Toc6811 11四、 課程設(shè)計結(jié)果 PAGEREF _Toc6645 11五、 課程設(shè)計心得 PAGEREF _Toc579612-. z一、課程設(shè)計目的1、加深對EDA課程的學(xué)習(xí)；2、熟練掌握PLD的根本知識、根本構(gòu)造、工作原理及其設(shè)計過程；3、加深對根本EDA工具軟件的使用及用VHDL進(jìn)展數(shù)字電子系統(tǒng)描述的掌握；4、學(xué)會實際動手設(shè)計數(shù)字電路，熟練掌握VHDL語言的實際應(yīng)用方法；5、了解FPGA的根本構(gòu)成，利用所學(xué)培養(yǎng)用EDA解決實際問題的初步能力。二、課程設(shè)計原理利用ADC0809作為電壓采樣端口，F(xiàn)PGA作為系統(tǒng)的核心器

3、件，用LED進(jìn)展數(shù)碼顯示，把讀取的8位二進(jìn)制數(shù)據(jù)轉(zhuǎn)換成便利于輸出3位十進(jìn)制BCD碼送給數(shù)管。采用FPGA芯片作為系統(tǒng)的核心器件，負(fù)責(zé)ADC0809的A/D轉(zhuǎn)換的啟動、地址鎖存、輸入通道的選擇、數(shù)據(jù)的讀取。同時，把讀取的8位二進(jìn)制數(shù)據(jù)轉(zhuǎn)換成便于輸出3位十進(jìn)制的BCD碼送給數(shù)碼管，以顯示當(dāng)前測量電壓值。這些工作由ADC0809轉(zhuǎn)換控制模塊、數(shù)據(jù)轉(zhuǎn)換模塊、譯碼模塊完成。時鐘信號start A/D轉(zhuǎn)換器A/D轉(zhuǎn)換控制模塊數(shù)據(jù)轉(zhuǎn)換模塊譯碼 模塊aleaddoeeoc數(shù)據(jù)輸入一A/D轉(zhuǎn)換器ADC0809控制電路利用ADC0809作為電壓采樣端口，F(xiàn)PGA作為系統(tǒng)的核心器件，用LED進(jìn)展數(shù)碼顯示，把讀取的8

4、位二進(jìn)制數(shù)據(jù)轉(zhuǎn)換成便于輸出3位十進(jìn)制BCD碼送給數(shù)碼管。由FPGA設(shè)計的ASIC芯片：一方面產(chǎn)生ADC0809的控制信號，控制ADC0809實現(xiàn)05v的模擬電壓到8位數(shù)字量DB0DB7的變換；另一方面將讀入的數(shù)字量轉(zhuǎn)化成電壓工程值，并轉(zhuǎn)換為3位BCD碼的七段數(shù)字顯示字符碼送到LED數(shù)碼管進(jìn)展顯示。FPGA構(gòu)成的ASIC芯片中包括三局部電路：1 用有限狀態(tài)機(jī)設(shè)計的A/D轉(zhuǎn)換控制電路；2 將8位數(shù)字量DB0DB7轉(zhuǎn)換為3位BCD碼的電壓值的轉(zhuǎn)換電路；3 3位LED顯示器的譯碼顯示電路EOC=1 st0st1st2st3st40/00000/1100EOC=0EOC/ALE/START/OE/LOC

5、K0/00000/0011ADC0809芯片的控制方法及轉(zhuǎn)換過程。控制ADC0809動作的信號有：ALE,START,OE,EOC。首先輸入3位地址，并使ALE=1，將地址存入地址鎖存器中。此地址經(jīng)譯碼選通8路模擬輸入之一到比擬器。START上升沿將逐次逼近存放器復(fù)位。下降沿啟動 A/D轉(zhuǎn)換，之后EOC輸出信號變低，指示轉(zhuǎn)換正在進(jìn)展。直到A/D轉(zhuǎn)換完成，EOC變?yōu)楦唠娖?，指示A/D轉(zhuǎn)換完畢，結(jié)果數(shù)據(jù)已存入鎖存器，這個信號可用作中斷申請。當(dāng)OE輸入高電平 時，輸出三態(tài)門翻開，轉(zhuǎn)換結(jié)果的數(shù)字量輸出到數(shù)據(jù)總線上。 轉(zhuǎn)換數(shù)據(jù)的傳送 A/D轉(zhuǎn)換后得到的數(shù)據(jù)應(yīng)及時傳送給單片機(jī)進(jìn)展處理。數(shù)據(jù)傳送的關(guān)鍵問題是

6、如何確認(rèn)A/D轉(zhuǎn)換的完成，因為只有確認(rèn)完成后，才能進(jìn)展傳送。為此可采用下述三種方式。1定時傳送方式 對于一種A/D轉(zhuǎn)換器來說，轉(zhuǎn)換時間作為一項技術(shù)指標(biāo)是的和固定的。例如ADC0809轉(zhuǎn)換時間為128s，相當(dāng)于6MHz的MCS-51單片機(jī)共64個機(jī)器周期?？蓳?jù)此設(shè)計一個延時子程序，A/D轉(zhuǎn)換啟動后即調(diào)用此子程序，延遲時間一到，轉(zhuǎn)換肯定已經(jīng)完成了，接著就可進(jìn)展數(shù)據(jù)傳送。 2查詢方式 A/D轉(zhuǎn)換芯片由說明轉(zhuǎn)換完成的狀態(tài)信號，例如ADC0809的EOC端。因此可以用查詢方式，測試EOC的狀態(tài)，即可確認(rèn)轉(zhuǎn)換是否完成，并接著進(jìn)展數(shù)據(jù)傳送。 3中斷方式 把說明轉(zhuǎn)換完成的狀態(tài)信號EOC作為中斷請求信號，以中斷

7、方式進(jìn)展數(shù)據(jù)傳送。 不管使用上述哪種方式，只要一旦確定轉(zhuǎn)換完成，即可通過指令進(jìn)展數(shù)據(jù)傳送。首先送出口地址并以信號有效時，OE信號即有效，把轉(zhuǎn)換數(shù)據(jù)送上數(shù)據(jù)總線，供單片機(jī)承受18。ADC0809的動作大致分為5個步驟區(qū)間：S0，S1，S2，S3，S4。每個步驟區(qū)間的動作方式如下：步驟S0：對ADC0809進(jìn)展復(fù)位操作；步驟S1：由FPGA發(fā)出信號要求ADC0809進(jìn)展A/D轉(zhuǎn)換；步驟S2：轉(zhuǎn)換后，轉(zhuǎn)換完畢后的EOC將高電位降到低電位，而轉(zhuǎn)換時間100us；步驟S3：轉(zhuǎn)換完畢，有FPGA發(fā)出讀命令；步驟S4：有FPGA讀取DB0DB7上的數(shù)字轉(zhuǎn)換資料，并鎖存數(shù)據(jù)。二譯碼，顯示電路對多位數(shù)字顯示采用

8、掃描式顯示可以節(jié)電，這一點在*些場合很重要。對于*些系統(tǒng)輸出的的數(shù)據(jù)，應(yīng)用掃描式譯碼顯示，可使電路大為簡化。有些系統(tǒng)，比方計算機(jī)，*些A/D轉(zhuǎn)換器，是以這樣的形式輸出數(shù)據(jù)的：由選通信號控制多路開關(guān)，先后送出由高位到低位或由低位到高位一位十進(jìn)制的BCD碼選通信號可用節(jié)拍發(fā)生器產(chǎn)生。1譯碼、顯示電路可以采用動態(tài)掃描顯示和靜態(tài)顯示兩種方法。這里采用動態(tài)顯示。2動態(tài)顯示的字位更新采用一個計數(shù)器頻率約為125Hz的信號輪流接通各位數(shù)碼管的位線，并對顯示字符進(jìn)展掃描，應(yīng)保證顯示不閃爍。三、課程設(shè)計容在Quartus II中，新建工程，完成以下源程序的輸入、轉(zhuǎn)換，并最終以原理圖設(shè)計的方式完成數(shù)字電壓表的設(shè)計

9、。ADC0809adlibrary ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity ad isport(clk:in std_logic; eoc:in std_logic; datain:in std_logic_vector(7 downto 0); dataout:out std_logic_vector(7 downto 0); oe:out std_logic; ale:out std_logic; start:out std_logic; add:out std_logic_vector

10、(2 downto 0);end ad;architecture one of ad istype states is(st0,st1,st2,st3,st4); signal current_state,ne*t_state:states:=st0;signal temp:std_logic_vector(7 downto 0);signal lock:std_logic;begin add=001; dataoutale=0;start=0;oe=0;lock=0;ne*t_stateale=1;start=1;oe=0;lock=0;ne*t_stateale=0;start=0;oe=

11、0;lock=0; if (eoc=1) then ne*t_state=st3;else ne*t_stateale=0;start=0;oe=1;lock=1;ne*t_stateale=0;start=0;oe=1;lock=1;ne*t_state=st0;end case;end process;process(clk)begin if(clk event and clk=1) then current_state=ne*t_state; end if;end process;process(lock)begin if lock=1 and lock event then temp=

12、datain; end if;end process;end one;狀態(tài)機(jī)設(shè)計是一類重要的時序電路，是許多邏輯電路的核心部件，是實現(xiàn)高效率、高可靠性邏輯控制的重要途徑。盡管狀態(tài)機(jī)的設(shè)計理論并沒有增加多少新的容，但EDA工具的開展使?fàn)顟B(tài)機(jī)的設(shè)計技術(shù)和實現(xiàn)方法有了新的容。一般狀態(tài)機(jī)分類為以下兩種：MOORE型狀態(tài)機(jī)：它的輸出僅僅取決于現(xiàn)態(tài)，與輸入無關(guān)。MEALY型狀態(tài)機(jī)：它的輸出不僅僅取決于現(xiàn)態(tài)，還與輸入有關(guān)。盡管狀態(tài)機(jī)的表達(dá)方式和功能不盡一樣，但都有相對固定的語句和程序構(gòu)造。 上述程序中用Case-When語句構(gòu)成了一個Moore狀態(tài)機(jī)，將信號oe設(shè)定為高電位，這樣在下一個脈沖信號clk正沿時

13、，才開場讀取ADC0809上的數(shù)字轉(zhuǎn)換信號。其生成的符號元件原理圖如右圖所示：調(diào)用modelsim進(jìn)展門級仿真波形結(jié)果如下：Datain、EOC、CLK：輸入端Dataut、OE、ALE、START、ADD：輸出端當(dāng)輸入時鐘信號時，八位數(shù)字量在EOC有高電位變?yōu)榈碗娢粫r，標(biāo)志著A/D轉(zhuǎn)換完畢。當(dāng)oe為上升沿時，在dataout輸出對應(yīng)的datain值。Dataprocesslibrary ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity dataprocess isport(b_datain:in s

14、td_logic_vector(7 downto 0); b_dataout:out std_logic_vector(11 downto 0);end dataprocess;architecture one of dataprocess issignal middata:std_logic_vector(7 downto 0);signal vdata:std_logic_vector(11 downto 0);signal hdata:std_logic_vector(11 downto 0);signal ldata:std_logic_vector(11 downto 0);sign

15、al c0:std_logic;signal c1,c2:std_logic;begin middata=b_datain; -(1)For A/D Conversion Data High Byte 001110000100when middata(7 downto 4)=1100else 001101010010when middata(7 downto 4)=1011else 001100100000when middata(7 downto 4)=1010else 001010001000when middata(7 downto 4)=1001else 001001010110whe

16、n middata(7 downto 4)=1000else 001000100100when middata(7 downto 4)=0111else 000110010010when middata(7 downto 4)=0110else 000101100000when middata(7 downto 4)=0101else 000100101000when middata(7 downto 4)=0100else 000010010110when middata(7 downto 4)=0011else 000001100100when middata(7 downto 4)=00

17、10else 000000110010when middata(7 downto 4)=0001else 000000000000; -For A/D Conversion Data Low Byteldata=000000110000when middata(3 downto 0)=1111else 000000101000when middata(3 downto 0)=1110else 000000100100when middata(3 downto 0)=1101else 000000100100when middata(3 downto 0)=1100else 0000001000

18、10when middata(3 downto 0)=1011else 000000100000when middata(3 downto 0)=1010else 000000011000when middata(3 downto 0)=1001else 000000010110when middata(3 downto 0)=1000else 000000010100when middata(3 downto 0)=0111else 000000010010when middata(3 downto 0)=0110else 000000010000when middata(3 downto

19、0)=0101else 000000001000when middata(3 downto 0)=0100else 000000000110when middata(3 downto 0)=0011else 000000000100when middata(3 downto 0)=0010else 000000000010when middata(3 downto 0)=0001else 000000000000;-(3)Check BCD Addition Carryc001001 else 0;c101001 else 0;c201001 else 0;-(4)BCD Addition(3

20、0)vdata(3 downto 0)=hdata(3 downto 0)+ldata(3 downto 0)+0110 when c0=1 elsehdata(3 downto 0)+ldata(3 downto 0);-(5)BCD Addition(74) vdata(7 downto 4)=hdata(7 downto 4)+ldata(7 downto 4)+0111 when c1=1 and c0=1 elsehdata(7 downto 4)+ldata(7 downto 4)+0110 when c1=1 and c0=0else hdata(7 downto 4)+ldat

21、a(7 downto 4)+0001 when c1=0 and c0=1else hdata(7 downto 4)+ldata(7 downto 4);-(6)BCD Addition(118)vdata(11 downto 8)=hdata(11 downto 8)+ldata(11 downto 8)+0111 when c2=1 and c1=1 elsehdata(11 downto 8)+ldata(11 downto 8)+0110 when c2=1 and c1=0else hdata(11 downto 8)+ldata(11 downto 8)+0001 when c2

22、=0 and c1=1else hdata(11 downto 8)+ldata(11 downto 8);b_dataout=vdata;end one;上述程序(1)、(2)區(qū)塊分別是高、低4位的電壓查表轉(zhuǎn)換，轉(zhuǎn)換結(jié)果各是12位的BCD碼；程序(3)區(qū)塊是在BCD碼相加前，先行判斷那幾個4位相加會有幾位，并做進(jìn)位記錄；程序)(4)(6)區(qū)塊分別是由第4位、中4位、高4位作BCD碼相加。其生成的符號元件原理圖如右圖所示：調(diào)用ModelSim進(jìn)展門級仿真波形結(jié)果如下：三Leddisplaylibrary ieee;use ieee.std_logic_1164.all;use ieee.std

23、_logic_arith.all;use ieee.std_logic_unsigned.all;entity leddisplay isport(bcdcode:in std_logic_vector(11 downto 0); ck:in std_logic; led_dp:out std_logic; seg:out std_logic_vector(6 downto 0); sel:out std_logic_vector(1 downto 0);end leddisplay;architecture one of leddisplay issignal num:std_logic_v

24、ector(3 downto 0);signal count:std_logic_vector(1 downto 0);begin process(ck) begin if ck event and ck=1 then count=count+1; end if; end process;sel=count; -(1) num=bcdcode(3 downto 0) when count=0 else bcdcode(7 downto 4) when count=1 else bcdcode(11 downto 8) when count=2 else 0000; -(2)led_dp=1 when count=2 else 0;seg=0111111 when num =0 else 0000110 when num =1 else 1011011 when num =2 else 1001111 when num =3 else 1100110 when num =4 else 1101101 when num =5 else 1111101 when num =6 else 0000111 when num =7 else 11