基于FPGA誤碼檢測器的設(shè)計(jì)實(shí)現(xiàn)分析

1、-. z.基于FPGA誤碼檢測器的設(shè)計(jì)與實(shí)現(xiàn)-. z.歐亞學(xué)院本科畢業(yè)論文設(shè)計(jì)開題報(bào)告題 目基于FPGA誤碼檢測器的設(shè)計(jì)與實(shí)現(xiàn)學(xué)生：*學(xué)生*：807指導(dǎo)教師：導(dǎo)師職稱：所在分院：信息工程學(xué)院專 業(yè)：通信工程班 級：統(tǒng)本通信1201班提交日期：2015年12月21日一、課題的意義 在當(dāng)今的信息時(shí)代，通信在我們生活中必不可少。數(shù)字通信技術(shù)更是以抗干擾能力強(qiáng)、適合遠(yuǎn)距離傳輸、方便于計(jì)算機(jī)連接、容易加密等優(yōu)點(diǎn)，在現(xiàn)代社會的信息傳輸領(lǐng)域變得越來越重要。通信網(wǎng)絡(luò)給我們帶來了種種便利，因特網(wǎng)和網(wǎng)等通信網(wǎng)絡(luò)為我們的生活增添了非常多的便利，人們也越來越離不開通信網(wǎng)絡(luò)了。 在通信系統(tǒng)中，機(jī)器故障、信號衰落、干擾等

2、多種原因都可以導(dǎo)致接收端接收到誤碼，甚至可能造成系統(tǒng)性能惡化，乃至通信中斷，其結(jié)果都可通過誤碼的形式表現(xiàn)出來，在誤碼中參加時(shí)間的概念就有了誤碼率，誤碼率是衡量數(shù)據(jù)在規(guī)定時(shí)間數(shù)據(jù)傳輸準(zhǔn)確性的指標(biāo)，是檢驗(yàn)設(shè)備傳輸性能的重要指標(biāo)。因此，各種各樣針對不同通信系統(tǒng)的誤碼檢測設(shè)備應(yīng)運(yùn)而生。 誤碼檢測器主要基于FPGA技術(shù)，并且以方便，實(shí)用，經(jīng)濟(jì)三個(gè)方面為特點(diǎn)進(jìn)展設(shè)計(jì)開發(fā)的。它的核心器件是現(xiàn)場可編程邏輯陣列，便于移植或者升級。FPGA是目前應(yīng)用比擬廣泛的可編程門陣列FPGA，如今很多數(shù)字通信系統(tǒng)都是用FPGA作為系統(tǒng)的核心控制器件，不僅使系統(tǒng)的集成度大大提高而且降低了硬件設(shè)計(jì)的復(fù)雜程度。所以，采用FPGA作

3、為誤碼檢測器的核心控制器件是比擬適宜的選擇。二、國外研究現(xiàn)狀早期的誤碼率檢測器一般采用分立元件設(shè)計(jì)，這種方式在設(shè)計(jì)上相對復(fù)雜；有的采用MCS-51系列單片機(jī)與誤碼測試專用芯片相結(jié)合的方法，測試專用芯片有DS2172、DS21554等，這種方式縮短了誤碼率測試儀開發(fā)周期，設(shè)計(jì)本錢較低，但是測試速率較低。隨著FPGA的迅速開展，采用FPGA與單片機(jī)相結(jié)合的誤碼率檢測器也應(yīng)運(yùn)而生，采用FPGA完成誤碼測試的各個(gè)局部，采用單片機(jī)實(shí)現(xiàn)系統(tǒng)的控制。雖然這種方式的誤碼率檢測器較多，但是受到FPGA本身的速率限制，大多數(shù)檢測器的速率都較低，一般在2Mb/s、24Mb/s以及300Mb/s左右，個(gè)別設(shè)計(jì)到達(dá)24

4、88Mb/s。誤碼率檢測器國外的產(chǎn)品較多，安捷倫公司和泰克公司的檢測器都是比擬高端的，功能也非常完善。例如安捷倫公司的81250并行誤碼率檢測器和串行誤碼率檢測器N4906、N4903A速率可以到達(dá)12.5Gb/s，E4898A BERT等多款檢測器速率到達(dá)100Gb/s20。泰克公司的BERT Scope CR系列檢測器數(shù)據(jù)速率可以到達(dá)28.6Gb/s。國的設(shè)備比擬典型的是中國電子科技集團(tuán)研制的AV系列的誤碼檢測器，例如AV5232e、AV5231和AV5235等。隨著數(shù)據(jù)傳輸方式的改變，誤碼率檢測器都在朝著串行方向開展。國外高速誤碼器的功能相對國比擬完善，國外檢測器的發(fā)送端的碼型相對較多，

5、測試速率可選，而且具有很好的人機(jī)交互界面，有很好的性能指標(biāo)，主要適用于大中型企業(yè)以及對于技術(shù)指標(biāo)要求相對較高的場合測試，因其價(jià)格較高、而且操作也比擬復(fù)雜、維修困難，一般不適用于小型企業(yè)以及教學(xué)實(shí)驗(yàn)。國的產(chǎn)品操作相對簡單，但是處理信號的速率一般在幾Mb/s或者百M(fèi)b/s，速率相對較低，到達(dá)千兆速率的誤碼率檢測器非常少，而且其發(fā)送碼型單一。目前，光通信接入網(wǎng)技術(shù)在不斷提高，傳輸速率也在不斷提高，光傳輸模塊應(yīng)用也越來越多，如1.25Gb/s、2.5Gb/s和3.125Gb/s光模塊，對通信設(shè)備性能的要求也越來越高，通信系統(tǒng)可靠性的檢測也顯得尤為重要。三、畢業(yè)論文設(shè)計(jì)的主要容本文主要闡述的是基于FPG

6、A誤碼檢測器的設(shè)計(jì)與實(shí)現(xiàn)。第一局部是緒論，包括課題的研究目的及意義、 誤碼率測試儀的國外開展現(xiàn)狀 、本課題的主要研究容；第二局部是總體方案設(shè)計(jì)，包括誤碼率測試根本原理、FPGA 芯片選擇；第三局部是根本功能設(shè)計(jì)，包括碼型發(fā)生單元設(shè)計(jì)、誤碼檢測單元設(shè)計(jì)；第四局部是仿真驗(yàn)證。第五局部是結(jié)論。四、所采用的方法、手段以及步驟等1、主要方法采用文獻(xiàn)研究法、文本細(xì)讀法和案例分析法進(jìn)展研究。步驟 1閱讀相關(guān)資料，補(bǔ)充理論知識的缺乏。 2了解本論題的研究狀況，形成文獻(xiàn)綜述和開題報(bào)告。 3通過文獻(xiàn)研究法全面的掌握誤碼檢測器的開展及分析。4進(jìn)一步搜集閱讀資料并研讀文本，做好相關(guān)的記錄，形成論題提綱。5再用案例分析

7、法，通過一些案例的分析與反思關(guān)于誤碼檢測器的設(shè)計(jì)與實(shí)現(xiàn)的問題。 6深入研究，寫成初稿。最后，反復(fù)修改，完成定稿。五、階段進(jìn)度方案1、2015年11月20日-2015年12月20日：查閱資料，完成開題報(bào)告。2、2015年12月21日-2016年1月30日：閱讀相關(guān)資料，確定系統(tǒng)的具體設(shè)計(jì)思路及框架。 3、2015年2月1日-2016年3月1日：著手論文初稿的的撰寫。4、2016年3月2日-2016年4月15日：進(jìn)展工程測試，完成測試報(bào)告。5、2016年4月16日-2016年4月25日：根據(jù)教師的建議，進(jìn)一步完善論文的構(gòu)造和容。6、2016年4月26日-2016年5月15日：完成畢業(yè)論文及PPT，

8、進(jìn)展畢業(yè)辯論。六、參考文獻(xiàn) 1 慧玲,電信網(wǎng)絡(luò)技術(shù)的開展趨勢J，電信建立，2012,2，36-452 宏，齊林，亮，一種便攜式誤碼測試儀的設(shè)計(jì)J,現(xiàn)代電子技術(shù)，2010,12，122-124 3 馬萬治，唐友喜，賢，邵士海，瑞麗信道中無線通信設(shè)備誤碼率測試儀實(shí)現(xiàn)J,電子測量與儀器學(xué)報(bào)，2010，4，414-4194 瀚濤，學(xué)聰，朱蕊蘋，一種串行通信的誤碼率測試方法J，現(xiàn)代方與技術(shù)，2013，3，110-1145 佳，順方，丁勇飛，國梁基于FPGA的數(shù)據(jù)鏈路誤碼儀設(shè)計(jì)J航空電子技術(shù)，2013，10，8-116 寅芳，朱勇，彥武,基于FPGA 的突發(fā)誤碼測試儀的設(shè)計(jì)J，光通信技術(shù)，2010，7，4

9、5-487 陽子軒，吳友宇，神祖,一種誤碼儀控制方案的實(shí)現(xiàn)J，理工大學(xué)學(xué)報(bào)，2013，11，4-7指導(dǎo)教師意見：同意開題。 不同意開題，原因是。指導(dǎo)教師簽字： 年 月 日教研室意見：同意開題。 不同意開題，原因是。主任簽字： 年 月 日備注：指導(dǎo)教師意見和教研室意見請?jiān)诖虮硎尽?. z.摘要隨著通信測試技術(shù)的開展，對測試儀器也提出了更高的要求。要求測試儀器軟件化、智能化。而且由于通信技術(shù)的迅速開展，通信測試儀器的價(jià)格比擬昂貴，所以要求儀器開發(fā)商要考慮到測試儀器的功能問題及儀器的本錢問題。另外，小型化和便攜化的思想是通信測試儀器的兩個(gè)重要開展趨勢和方向。鑒于網(wǎng)絡(luò)通信監(jiān)測具有移動性，要對同一通信網(wǎng)

10、絡(luò)不同測試點(diǎn)進(jìn)展監(jiān)測，對于測試點(diǎn)的物理距離比擬遠(yuǎn)的通信網(wǎng)絡(luò)，要求通信網(wǎng)絡(luò)測試設(shè)備向小型化，便攜化的兩個(gè)方向開展。手持式網(wǎng)絡(luò)測試設(shè)備主要以現(xiàn)場施工以及運(yùn)行維護(hù)使用為目的，不要求其測試功能的完善，但側(cè)重于實(shí)用性和方便性。誤碼測試儀主要基于FPGA技術(shù)，并且以方便，實(shí)用，經(jīng)濟(jì)三個(gè)方面為主要特點(diǎn)進(jìn)展設(shè)計(jì)開發(fā)的。它的核心器件是現(xiàn)場可編程邏輯陣列(FPGA)，便于移植或者升級。FPGA是目前應(yīng)用比擬廣泛的可編程門陣列，如今很多數(shù)字通信系統(tǒng)都是用FPGA作為系統(tǒng)的核心控制器件，不僅使系統(tǒng)的集成度大大提高而且降低了硬件設(shè)計(jì)的復(fù)雜程度。所以，采用FPGA作為智能誤碼儀的核心控制器件是比擬適宜的選擇。本論文在分析

11、了誤碼儀工作原理的根底上，釆用FPGA等構(gòu)建硬件平臺，完成誤碼儀的功能。用FPGA實(shí)現(xiàn)偽隨機(jī)序列的收發(fā)和誤碼統(tǒng)計(jì)，然后通過數(shù)碼管顯示檢測結(jié)果。關(guān)鍵詞：誤碼檢測儀 FPGA偽隨機(jī)碼 同步AbstractWith the rapid development of munication technology test, also put forward higher requirements for the test instrument. Requirement of intelligent instrument software. And because of the rapid develop

12、ment of munication technology, munication test instruments are e*pensive, the cost function and instrument so instrument developers to consider to test instruments. In addition, miniaturization and portability of the thought is the two important development trend and direction of munication testing

13、instrument. In view of the network traffic monitoring with mobility, to monitor the same munication networks of different test points, for the physical distance between the test point is far from the munication network, munication network testing equipment to the miniaturization， portable two direct

14、ion. The portable network test equipment to the main maintenance on-site construction and operation for the purpose, does not require the test function perfect, but focuses on the practicality and convenience. Intelligent error tester is mainly based on FPGA technology, and with convenient, practica

15、l, the three aspects of economy as the main characteristics of the design and development of the. It is the core ponent of field programmable logic array (FPGA), easy to transplant or upgrade. FPGA is widely used programmable gate array, now a lot of digital munication system is using FPGA as the co

16、re of the system control device， not only the system integration degree greatly improve and reduce the ple*ity of the hardware design. So, using FPGA as the core control device of intelligent error tester is a suitable choice.In this paper, based on the analysis of the principle of the error code, u

17、sing FPGA， processor and other hardware platform to plete the function of the error tester. FPGA implementation of the pseudo random sequence of transceiver and error statistics， and then through the digital tube display detection results.Key Words :Error detecting instrument FPGA Pseudo random code

18、 Synchronization目錄 TOC o 1-3 h z u HYPERLINK l _Toc448698706 摘要 PAGEREF _Toc448698706 h I HYPERLINK l _Toc448698707 Abstract PAGEREF _Toc448698707 h II HYPERLINK l _Toc448698708 1.緒論 PAGEREF _Toc448698708 h - 1 - HYPERLINK l _Toc448698709 1.1研究目的及意義 PAGEREF _Toc448698709 h - 1 - HYPERLINK l _Toc4486

19、98710 1.2國外研究現(xiàn)狀 PAGEREF _Toc448698710 h - 1 - HYPERLINK l _Toc448698711 1.3本課題主要要求容 PAGEREF _Toc448698711 h - 2 - HYPERLINK l _Toc448698712 2.系統(tǒng)的總體方案設(shè)計(jì) PAGEREF _Toc448698712 h - 4 - HYPERLINK l _Toc448698713 2.1 EDA與VHDL介紹 PAGEREF _Toc448698713 h - 4 - HYPERLINK l _Toc448698714 2.1.1 FPGA開展歷程 PAGERE

20、F _Toc448698714 h - 4 - HYPERLINK l _Toc448698715 2.1.2 VHDL語言介紹 PAGEREF _Toc448698715 h - 6 - HYPERLINK l _Toc448698716 2.2總體方案設(shè)計(jì)， PAGEREF _Toc448698716 h - 7 - HYPERLINK l _Toc448698717 2.2誤碼率測試根本原理 PAGEREF _Toc448698717 h - 7 - HYPERLINK l _Toc448698718 2.3偽隨機(jī)序列的原理及特點(diǎn) PAGEREF _Toc448698718 h - 9

21、- HYPERLINK l _Toc448698719 2.4硬件電路設(shè)計(jì)方案選擇 PAGEREF _Toc448698719 h - 10 - HYPERLINK l _Toc448698720 3.功能設(shè)計(jì) PAGEREF _Toc448698720 h - 11 - HYPERLINK l _Toc448698721 3.1根本功能設(shè)計(jì) PAGEREF _Toc448698721 h - 11 - HYPERLINK l _Toc448698722 偽隨機(jī)碼型發(fā)生單元設(shè)計(jì) PAGEREF _Toc448698722 h - 12 - HYPERLINK l _Toc448698723 誤

22、碼插入單元 PAGEREF _Toc448698723 h - 13 - HYPERLINK l _Toc448698724 誤碼檢測單元設(shè)計(jì) PAGEREF _Toc448698724 h - 14 - HYPERLINK l _Toc448698725 同步模塊 PAGEREF _Toc448698725 h - 15 - HYPERLINK l _Toc448698726 顯示模塊 PAGEREF _Toc448698726 h - 18 - HYPERLINK l _Toc448698727 模擬信道模塊 PAGEREF _Toc448698727 h - 21 - HYPERLINK

23、 l _Toc448698728 3.2 頂層電路的設(shè)計(jì) PAGEREF _Toc448698728 h- 21 - HYPERLINK l _Toc448698729 4.功能的仿真和驗(yàn)證 PAGEREF _Toc448698729 h - 25 - HYPERLINK l _Toc448698730 4.1仿真驗(yàn)證 PAGEREF _Toc448698730 h - 25 - HYPERLINK l _Toc448698731 偽隨機(jī)碼型發(fā)生單元設(shè)計(jì) PAGEREF _Toc448698731 h - 26 -HYPERLINK l _Toc448698732 誤碼插入單元和模擬信道模塊

24、PAGEREF _Toc448698732 h - 26 - HYPERLINK l _Toc448698733 誤碼檢測單元設(shè)計(jì) PAGEREF _Toc448698733 h - 26 - HYPERLINK l _Toc448698734 同步模塊 PAGEREF _Toc448698734 h - 26 - HYPERLINK l _Toc448698735 顯示模塊 PAGEREF _Toc448698735 h - 27 - HYPERLINK l _Toc448698736 4.2整體仿真圖 PAGEREF _Toc448698736 h - 27 - HYPERLINK l _

25、Toc448698737 4.3FPGA驗(yàn)證 PAGEREF _Toc448698737 h - 27 - HYPERLINK l _Toc448698738 5.結(jié)論 PAGEREF _Toc448698738 h - 28 - HYPERLINK l _Toc448698739 參考文獻(xiàn) PAGEREF _Toc448698739 h - 29 - HYPERLINK l _Toc448698740 致 PAGEREF _Toc448698740 h - 31 -. z.1.緒論1.1研究目的及意義在當(dāng)今的信息時(shí)代，通信在我們生活中必不可少。數(shù)字通信技術(shù)更是以抗干擾能力強(qiáng)、適合遠(yuǎn)距離傳輸、

26、方便于計(jì)算機(jī)連接、容易加密等優(yōu)點(diǎn)，在現(xiàn)代社會的信息傳輸領(lǐng)域變得越來越重要。通信網(wǎng)絡(luò)給我們帶來了種種便利，因特網(wǎng)和網(wǎng)等通信網(wǎng)絡(luò)為我們的生活增添了非常多的便利，人們也越來越離不開通信網(wǎng)絡(luò)了。在通信系統(tǒng)中，機(jī)器故障、信號衰落、干擾等多種原因都可以導(dǎo)致接收端接收到誤碼，甚至可能造成系統(tǒng)性能惡化，乃至通信中斷，其結(jié)果都可通過誤碼的形式表現(xiàn)出來，在誤碼中參加時(shí)間的概念就有了誤碼率，誤碼率是衡量數(shù)據(jù)在規(guī)定時(shí)間數(shù)據(jù)傳輸準(zhǔn)確性的指標(biāo)，是檢驗(yàn)設(shè)備傳輸性能的重要指標(biāo)。因此，各種各樣針對不同通信系統(tǒng)的誤碼檢測設(shè)備應(yīng)運(yùn)而生。誤碼檢測器主要基于FPGA技術(shù)，并且以方便，實(shí)用，經(jīng)濟(jì)三個(gè)方面為特點(diǎn)進(jìn)展設(shè)計(jì)開發(fā)的。它的核心器件

27、是現(xiàn)場可編程邏輯陣列，便于移植或者升級。FPGA是目前應(yīng)用比擬廣泛的可編程門陣列FPGA，如今很多數(shù)字通信系統(tǒng)都是用FPGA作為系統(tǒng)的核心控制器件，不僅使系統(tǒng)的集成度大大提高而且降低了硬件設(shè)計(jì)的復(fù)雜程度。所以，采用FPGA作為誤碼檢測器的核心控制器件是比擬適宜的選擇。1.2國外研究現(xiàn)狀早期的誤碼率檢測器一般采用分立元件設(shè)計(jì)，這種方式在設(shè)計(jì)上相對復(fù)雜；有的采用MCS-51系列單片機(jī)與誤碼測試專用芯片相結(jié)合的方法，測試專用芯片有DS2172、DS21554等，這種方式縮短了誤碼率測試儀開發(fā)周期，設(shè)計(jì)本錢較低，但是測試速率較低。隨著FPGA的迅速開展，采用FPGA與單片機(jī)相結(jié)合的誤碼率檢測器也應(yīng)運(yùn)而

28、生，采用FPGA完成誤碼測試的各個(gè)局部，采用單片機(jī)實(shí)現(xiàn)系統(tǒng)的控制。雖然這種方式的誤碼率檢測器較多，但是受到FPGA本身的速率限制，大多數(shù)檢測器的速率都較低，一般在2Mb/s、24Mb/s以及300Mb/s左右，個(gè)別設(shè)計(jì)到達(dá)2488Mb/s。誤碼率檢測器國外的產(chǎn)品較多，安捷倫公司和泰克公司的檢測器都是比擬高端的，功能也非常完善。例如安捷倫公司的81250并行誤碼率檢測器和串行誤碼率檢測器N4906、N4903A速率可以到達(dá)12.5Gb/s，E4898A BERT等多款檢測器速率到達(dá)100Gb/s20。泰克公司的BERT Scope CR系列檢測器數(shù)據(jù)速率可以到達(dá)28.6Gb/s。國的設(shè)備比擬典型

29、的是中國電子科技集團(tuán)研制的AV系列的誤碼檢測器，例如AV5232e、AV5231和AV5235等。隨著數(shù)據(jù)傳輸方式的改變，誤碼率檢測器都在朝著串行方向開展。國外高速誤碼器的功能相對國比擬完善，國外檢測器的發(fā)送端的碼型相對較多，測試速率可選，而且具有很好的人機(jī)交互界面，有很好的性能指標(biāo)，主要適用于大中型企業(yè)以及對于技術(shù)指標(biāo)要求相對較高的場合測試，因其價(jià)格較高、而且操作也比擬復(fù)雜、維修困難，一般不適用于小型企業(yè)以及教學(xué)實(shí)驗(yàn)。國的產(chǎn)品操作相對簡單，但是處理信號的速率一般在幾Mb/s或者百M(fèi)b/s，速率相對較低，到達(dá)千兆速率的誤碼率檢測器非常少，而且其發(fā)送碼型單一。目前，光通信接入網(wǎng)技術(shù)在不斷提高，傳

30、輸速率也在不斷提高，光傳輸模塊應(yīng)用也越來越多，如1.25Gb/s、2.5Gb/s和3.125Gb/s光模塊，對通信設(shè)備性能的要求也越來越高，通信系統(tǒng)可靠性的檢測也顯得尤為重要。1.3本課題主要要求容本文主要研究容為設(shè)計(jì)一款誤碼檢測儀，通過Quartus II 軟件開發(fā)平臺，編寫實(shí)現(xiàn)誤碼檢測功能的VHDL代碼，然后再該開發(fā)平臺上進(jìn)展仿真，調(diào)試代碼，等代碼功能滿足要求時(shí)配置到FPGA開發(fā)板中，在實(shí)際的硬件平臺進(jìn)展測試該測試儀的功能和性能。本設(shè)計(jì)論文安排如下：第一章講述誤碼測試儀在國外的開展現(xiàn)狀，和對本課題開展研究的意義。第二章講述誤碼測試儀在設(shè)計(jì)過程中將要涉及到的理論和原理，如何進(jìn)展誤碼率的檢測，

31、以及器件的選型等。第三章進(jìn)展該設(shè)計(jì)的功能設(shè)計(jì)，包括軟件的編寫和功能模塊的劃分，以及功能框架的搭建和分析。第四章將會對各個(gè)功能模塊進(jìn)展仿真和測試功能實(shí)現(xiàn)是否正確，然后進(jìn)展整體的功能仿真，最后將代碼配置到FPGA開發(fā)板中進(jìn)展功能驗(yàn)證。第五章對全文的總結(jié)和展望。2.系統(tǒng)的總體方案設(shè)計(jì)2.1 EDA與VHDL介紹FPGAField-Programmable Gate Array 現(xiàn)場可編程門陣列是近年來廣泛應(yīng)用的超大規(guī)模、超高速的可編程邏輯器件，由于其具有高集成度單片集成的系統(tǒng)門數(shù)達(dá)上千萬門、高速200MHz以上、在線系統(tǒng)可編程等優(yōu)點(diǎn)，為數(shù)字系統(tǒng)的設(shè)計(jì)帶來了突破性變革，大大推動了數(shù)字系統(tǒng)設(shè)計(jì)的單片化、

32、自動化，提高了單片數(shù)字系統(tǒng)的設(shè)計(jì)周期、設(shè)計(jì)靈活性和可靠性。在超高速信號處理和實(shí)時(shí)測控方面有非常廣泛的應(yīng)用。硬件描述語言HDL是一種用形式化方法描述數(shù)字電路和系統(tǒng)的語言。VHDL是硬件描述語言的幾種代表性語言的一種。VHDLVery High Speed Integrated Circuit Hardware Description Language 即超高速集成電路硬件描述語言主要用于描述數(shù)字系統(tǒng)的構(gòu)造、行為、功能和接口，與其它的硬件描述語言相比，VHDL具有更強(qiáng)的行為描述能力，從而決定了它成為系統(tǒng)設(shè)計(jì)領(lǐng)域最正確的硬件描述語言。用VHDL設(shè)計(jì)的程序，通過綜合工具產(chǎn)生網(wǎng)表文件，下載到目標(biāo)器件，從

33、而生成硬件電路。VHDL還是一種仿真語言，包括行為仿真、功能仿真和時(shí)序仿真，給系統(tǒng)設(shè)計(jì)各個(gè)階段的可行性做出了決策。2.1.1 FPGA開展歷程當(dāng)今社會是數(shù)字化的社會，是數(shù)字集成電路廣泛應(yīng)用的社會。數(shù)字集成電路本身在不斷地進(jìn)展更新?lián)Q代。它由早期的電子管、晶體管、小中規(guī)模集成電路、開展到超大規(guī)模集成電路(VLSIC，幾萬門以上)以及許多具有特定功能的專用集成電路。但是，隨著微電子技術(shù)的開展，設(shè)計(jì)與制造集成電路的任務(wù)已不完全由半導(dǎo)體廠商來獨(dú)立承當(dāng)。系統(tǒng)設(shè)計(jì)師們更愿意自己設(shè)計(jì)專用集成電路(ASIC)芯片，而且希望ASIC的設(shè)計(jì)周期盡可能短，最好是在實(shí)驗(yàn)室里就能設(shè)計(jì)出適宜的ASIC芯片，并且立即投入實(shí)際

34、應(yīng)用之中，因而出現(xiàn)了現(xiàn)場可編程邏輯器件(FPLD)，其中應(yīng)用最廣泛的當(dāng)屬現(xiàn)場可編程門陣列(FPGA)和復(fù)雜可編程邏輯器件(CPLD)。 早期的可編程邏輯器件只有可編程只讀存儲器(PROM)、紫外線可擦除只讀存儲器(EPROM)和電可擦除只讀存儲器(EEPROM)三種。由于構(gòu)造的限制，它們只能完成簡單的數(shù)字邏輯功能。其后，出現(xiàn)了一類構(gòu)造上較復(fù)雜的可編程芯片，即可編程邏輯器件(PLD)，它能夠完成各種數(shù)字邏輯功能。典型的PLD由一個(gè)與門和一個(gè)或門陣列組成，而任意一個(gè)組合邏輯都可以用與一或表達(dá)式來描述，所以， PLD能以乘積和的形式完成大量的組合邏輯功能。這一階段的產(chǎn)品主要有PAL(可編程陣列邏輯)

35、和GAL(通用陣列邏輯)。 PAL由一個(gè)可編程的與平面和一個(gè)固定的或平面構(gòu)成，或門的輸出可以通過觸發(fā)器有選擇地被置為存放狀態(tài)。 PAL器件是現(xiàn)場可編程的，它的實(shí)現(xiàn)工藝有反熔絲技術(shù)、EPROM技術(shù)和EEPROM技術(shù)。還有一類構(gòu)造更為靈活的邏輯器件是可編程邏輯陣列(PLA)，它也由一個(gè)與平面和一個(gè)或平面構(gòu)成，但是這兩個(gè)平面的連接關(guān)系是可編程的。 PLA器件既有現(xiàn)場可編程的，也有掩膜可編程的。 在PAL的根底上，又開展了一種通用陣列邏輯GAL (Generic Array Logic)，如GAL16V8,GAL22V10 等。它采用了EEPROM工藝，實(shí)現(xiàn)了電可擦除、電可改寫，其輸出構(gòu)造是可編程的邏

36、輯宏單元，因而它的設(shè)計(jì)具有很強(qiáng)的靈活性，至今仍有許多人使用。 這些早期的PLD器件的一個(gè)共同特點(diǎn)是可以實(shí)現(xiàn)速度特性較好的邏輯功能，但其過于簡單的構(gòu)造也使它們只能實(shí)現(xiàn)規(guī)模較小的電路。 為了彌補(bǔ)這一缺陷，20世紀(jì)80年代中期。 Altera和*ilin*分別推出了類似于PAL構(gòu)造的擴(kuò)展型 CPLD(ple* Programmab1e Logic Device)和與標(biāo)準(zhǔn)門陣列類似的FPGA(Field Programmable Gate Array)，它們都具有體系構(gòu)造和邏輯單元靈活、集成度高以及適用圍廣等特點(diǎn)。這兩種器件兼容了PLD和通用門陣列的優(yōu)點(diǎn)，可實(shí)現(xiàn)較大規(guī)模的電路，編程也很靈活。與門陣列等

37、其它ASIC(Application Specific IC)相比，它們又具有設(shè)計(jì)開發(fā)周期短、設(shè)計(jì)制造本錢低、開發(fā)工具先進(jìn)、標(biāo)準(zhǔn)產(chǎn)品無需測試、質(zhì)量穩(wěn)定以及可實(shí)時(shí)在線檢驗(yàn)等優(yōu)點(diǎn)，因此被廣泛應(yīng)用于產(chǎn)品的原型設(shè)計(jì)和產(chǎn)品生產(chǎn)(一般在10,000件以下)之中。幾乎所有應(yīng)用門陣列、PLD和中小規(guī)模通用數(shù)字集成電路的場合均可應(yīng)用FPGA和CPLD器件。FPGA(現(xiàn)場可編程門陣列)與 CPLD(復(fù)雜可編程邏輯器件)都是可編程邏輯器件，它們是在PAL,GAL等邏輯器件的根底之上開展起來的。同以往的PAL,GAL等相比擬，F(xiàn)PGA的規(guī)模比擬大，它可以替代幾十甚至幾千塊通用IC芯片。這樣的FPGA實(shí)際上就是一個(gè)子系

38、統(tǒng)部件。這種芯片受到世界圍電子工程設(shè)計(jì)人員的廣泛關(guān)注和普遍歡送。盡管FPGA和其它類型PLD的構(gòu)造各有其特點(diǎn)和長處，但概括起來，它們是由三大局部組成的：一個(gè)二維的邏輯塊陣列，構(gòu)成了PLD器件的邏輯組成核心；輸入/輸出塊；連線資源：由各種長度的連線線段組成，其中也有一些可編程的連接開關(guān)，它們用于邏輯塊之間、邏輯塊與輸入/輸出塊之間的連接。FPGA芯片都是特殊的ASIC芯片，它們除了具有ASIC的特點(diǎn)之外，還具有以下幾個(gè)優(yōu)點(diǎn)：1隨著VLSI(Very Large Scale IC，超大規(guī)模集成電路)工藝的不斷提高單一芯片部可以容納上百萬個(gè)晶體管，F(xiàn)PGA芯片的規(guī)模也越來越大，其單片邏輯門數(shù)已到達(dá)上

39、百萬門，它所能實(shí)現(xiàn)的功能也越來越強(qiáng)，同時(shí)也可以實(shí)現(xiàn)系統(tǒng)集成。2FPGA芯片在出廠之前都做過百分之百的測試，不需要設(shè)計(jì)人員承當(dāng)投資的風(fēng)險(xiǎn)和費(fèi)用，設(shè)計(jì)人員只需在自己的實(shí)驗(yàn)室里就可以通過相關(guān)的軟硬件環(huán)境來完成芯片的最終功能設(shè)計(jì)。所以，F(xiàn)PGA的資金投入小，節(jié)省了許多潛在的花費(fèi)。3用戶可以反復(fù)地編程、擦除、使用或者在外圍電路不動的情況下用不同軟件就可實(shí)現(xiàn)不同的功能。所以，用FPGA 試制樣片，能以最快的速度占領(lǐng)市場。 FPGA軟件包中有各種輸入工具和仿真工具，及幅員設(shè)計(jì)工具和編程器等全線產(chǎn)品，電路設(shè)計(jì)人員在很短的時(shí)間就可完成電路的輸入、編譯、優(yōu)化、仿真，直至最后芯片的制作。 當(dāng)電路有少量改動時(shí)，更能顯

40、示出FPGA的優(yōu)勢。電路設(shè)計(jì)人員使用FPGA進(jìn)展電路設(shè)計(jì)時(shí)，不需要具備專門的IC(集成電路)深層次的知識， FPGA軟件易學(xué)易用，可以使設(shè)計(jì)人員更能集中精力進(jìn)展電路設(shè)計(jì)，快速將產(chǎn)品推向市場。2.1.2 VHDL語言介紹VHDL主要用于描述數(shù)字系統(tǒng)的構(gòu)造，行為，功能和接口。除了含有許多具有硬件特征的語句外，VHDL的語言形式和描述風(fēng)格與句法是十分類似于一般的計(jì)算機(jī)高級語言。VHDL的程序構(gòu)造特點(diǎn)是將一項(xiàng)工程設(shè)計(jì)，或稱設(shè)計(jì)實(shí)體可以是一個(gè)元件，一個(gè)電路模塊或一個(gè)系統(tǒng)分成外部或稱可視局部,及端口和部或稱不可視局部，一旦其部開發(fā)完成后，其他的設(shè)計(jì)就可以直接調(diào)用這個(gè)實(shí)體。這種將設(shè)計(jì)實(shí)體分成外局部的概念是V

41、HDL系統(tǒng)設(shè)計(jì)的根本點(diǎn)。應(yīng)用VHDL進(jìn)展工程設(shè)計(jì)的優(yōu)點(diǎn)是多方面的。1與其他的硬件描述語言相比，VHDL具有更強(qiáng)的行為描述能力，從而決定了他成為系統(tǒng)設(shè)計(jì)領(lǐng)域最正確的硬件描述語言。強(qiáng)大的行為描述能力是避開具體的器件構(gòu)造，從邏輯行為上描述和設(shè)計(jì)大規(guī)模電子系統(tǒng)的重要保證。2VHDL豐富的仿真語句和庫函數(shù)，使得在任何系統(tǒng)的設(shè)計(jì)早期就能查驗(yàn)設(shè)計(jì)系統(tǒng)的功能可行性，隨時(shí)可對設(shè)計(jì)進(jìn)展仿真模擬。3VHDL語句的行為描述能力和程序構(gòu)造決定了他具有支持大規(guī)模設(shè)計(jì)的分解和已有設(shè)計(jì)的再利用功能。符合市場需求的大規(guī)模系統(tǒng)設(shè)計(jì)，高速的完成必須有多人甚至多個(gè)開發(fā)組共同并行工作才能實(shí)現(xiàn)的工程。4對于用VHDL完成的一個(gè)確定的設(shè)計(jì)

42、，可以利用EDA工具進(jìn)展邏輯綜合和優(yōu)化，并自動的把VHDL描述設(shè)計(jì)轉(zhuǎn)變成門級網(wǎng)表。5VHDL對設(shè)計(jì)的描述具有相對獨(dú)立性，設(shè)計(jì)者可以不懂硬件的構(gòu)造，也不必管最終設(shè)計(jì)實(shí)現(xiàn)的目標(biāo)器件是什么，而進(jìn)展獨(dú)立的設(shè)計(jì)。2.2總體方案設(shè)計(jì)，本次設(shè)計(jì)中高速誤碼測試系統(tǒng)主要是完成連續(xù)的誤碼測試工作。硬件系統(tǒng)通過Altera Cyclone EP1C3T144C8作為主控制芯片和數(shù)據(jù)處理芯片，完成連續(xù)信號的的發(fā)送和接收，通過待測模塊，在線測試模塊的誤碼率。圖2-1誤碼檢測硬件方案由于在FPGA作為主芯片下，F(xiàn)PGA電源要求和外圍電路的電源要求，電源系統(tǒng)的也是設(shè)計(jì)的重點(diǎn);另誤碼測試系統(tǒng)本身通過LED顯示和控制按鈕獨(dú)立的

43、完成誤碼測試功能，這些就要求電路設(shè)計(jì)中，包含有測試接口的設(shè)計(jì)，指示電路的設(shè)計(jì)，通信電路的設(shè)計(jì)等。2.2誤碼率測試根本原理根據(jù)國際電信聯(lián)盟電信標(biāo)準(zhǔn)部門 ITU-TG702 建議，比特誤碼率是通信系統(tǒng)性能最根本的測試，是指在一定的測試時(shí)間，錯(cuò)誤碼元的數(shù)量與總碼元數(shù)量的比值。表達(dá)式為：誤碼率=誤碼個(gè)數(shù)/碼元總數(shù)串行比特誤碼率測試儀是一個(gè)功能強(qiáng)大的工具，能夠分析通信行業(yè)中的系統(tǒng)和元器件，是通信以及高速集成電路(ICs)和光子元件設(shè)計(jì)及故障排除的重要工具。其直觀的操作和領(lǐng)先的性能能夠幫助設(shè)計(jì)者快速檢測系統(tǒng)性能。串行比特誤碼率測試儀能夠準(zhǔn)確記錄誤碼的個(gè)數(shù)，并分析造成誤碼的原因。誤碼率測試儀的工作方式主要有

44、幾個(gè)步驟：首先，以*種方法產(chǎn)生與發(fā)送碼組一樣的本地碼組，本地碼組與發(fā)送碼組相位一樣，將本地碼組作為比對標(biāo)準(zhǔn)；然后，將本地碼組與接收碼組逐位進(jìn)展比擬，并輸出誤碼脈沖信號，統(tǒng)計(jì)誤碼脈沖個(gè)數(shù)，計(jì)算最終的誤碼率。誤碼測試的根本原理如下圖圖2-2誤碼測試根本原理圖2-2中的被測系統(tǒng)包括調(diào)制解調(diào)器、傳輸媒質(zhì)以及交換設(shè)備等，是廣義的信道，通過檢測誤碼可以了解整個(gè)系統(tǒng)的性能。引起誤碼的原因不僅是噪聲干擾和線路的碼間串?dāng)_，還有可能是系統(tǒng)的收發(fā)設(shè)備以及其他局部引起的。由圖2-2知，碼型發(fā)生器和誤碼檢測器是誤碼測試儀的發(fā)送和接收局部。碼型發(fā)生器的功能是產(chǎn)生測試需要的各種序列，然后發(fā)送到被測設(shè)備，在發(fā)送的同時(shí)，可以插

45、入一定的誤碼到發(fā)送碼中。發(fā)送局部所產(chǎn)生的測試碼必須是標(biāo)準(zhǔn)的測試信號，能夠很好的代替實(shí)際線路中的數(shù)據(jù)。接收局部接收被測系統(tǒng)發(fā)送回來的數(shù)據(jù)并進(jìn)展預(yù)處理。誤碼檢測器的作用是產(chǎn)生與發(fā)送端一樣的本地?cái)?shù)據(jù)，在接收被測系統(tǒng)發(fā)送回來的數(shù)據(jù)的同時(shí)啟動本地信號進(jìn)展比對，并統(tǒng)計(jì)相應(yīng)的誤碼。其比擬方法是將碼元進(jìn)展逐位比對，逐位比對過程如圖2-3所示。圖2-3逐位比對過程由圖2-3可知，采用異或門對接收序列和測試儀產(chǎn)生的本地序列進(jìn)展比對，如果兩序列一樣，異或門輸出0，如果不同，異或門輸出1，同時(shí)記錄1個(gè)誤碼。本設(shè)計(jì)將采用逐位比擬的方式，將接收到的數(shù)據(jù)首先存入存放器中，然后通過接收數(shù)據(jù)提取出同步信號，控制本地?cái)?shù)據(jù)和接收數(shù)

46、據(jù)逐位進(jìn)展比擬，并計(jì)算相應(yīng)的誤碼率。2.3偽隨機(jī)序列的原理及特點(diǎn)通信系統(tǒng)中，干擾通信質(zhì)量的一個(gè)重要原因就是隨機(jī)噪聲，正因如此，人們很早就關(guān)注隨機(jī)噪聲。如果一個(gè)信道中具有隨機(jī)噪聲，則就會使模擬信號的輸出產(chǎn)生失真現(xiàn)象，數(shù)字信號的解調(diào)輸出出現(xiàn)誤碼現(xiàn)象，而且噪聲的存在會造成信噪比降低，同時(shí)會限制信道的傳輸容量。對于隨機(jī)噪聲，我們要采取一定的措施消除或使之減小，但我們也試圖產(chǎn)生隨機(jī)噪聲，并有效的利用隨機(jī)噪聲的特性，使通信更有效。 香農(nóng)編碼理論提出，在信道容量大于信息速率的條件下，一定存在*種編碼方式，如果碼周期足夠長，就可以將原始的信號從收到的具有高斯噪聲干擾的信號中幾乎無誤的復(fù)制出來。香農(nóng)理論同時(shí)指出

47、，在一些特殊的情況下，可以采用具有白噪聲統(tǒng)計(jì)特性的信號進(jìn)展編碼來提高通信的有效性。白噪聲的瞬時(shí)值符合正態(tài)分布，在較寬的頻帶圍其功率譜密度都是均勻的，具有很好的相關(guān)特性。 本設(shè)計(jì)采用離線監(jiān)測方式，所以測試儀自身必須能夠產(chǎn)生測試需要的測試碼，不但要求測試數(shù)據(jù)有很好的隨機(jī)特性，而且必須便于生成和統(tǒng)計(jì)。在通信工程應(yīng)用中，最常采用的標(biāo)準(zhǔn)偽隨機(jī)序列模式就是最大線性反應(yīng)移位存放器序列(m序列)，它具有很多特性，比方具有能夠使模擬數(shù)據(jù)0和1保持平衡的能力。較長的序列可以更好地近似隨機(jī)數(shù)據(jù)，并使設(shè)備測試更嚴(yán)格。這種數(shù)據(jù)易于產(chǎn)生，可以重復(fù)發(fā)送并能夠進(jìn)展統(tǒng)計(jì)，所以可以用于統(tǒng)計(jì)測試當(dāng)中。當(dāng)對m序列本身進(jìn)展比擬時(shí)，如果

48、序列有錯(cuò)位，則將得到50%的誤碼率。偽隨機(jī)序列中包含較多的長0和長1串，能夠很好地對設(shè)備進(jìn)展壓力測試。m序列自相關(guān)系數(shù)見式(2-1)，其中n是m序列的長度。 (2-1)由m序列的自相關(guān)系數(shù)公式可以看出，m序列具有很好的自相關(guān)特性。產(chǎn)生m序列的一般方式是采用線性反應(yīng)移位存放器，通常要求存放器級數(shù)盡量少，而且生成的數(shù)據(jù)盡可能長。如果反應(yīng)移位存放器有n級，則產(chǎn)生2n-1長度的周期序列。生成m序列的反應(yīng)電路有兩種形式，分別為Galois和Fibonacci線性反應(yīng)移位存放器。Galois和Fibonacci線性反應(yīng)移位存放器原理如圖2-4和2-5所示。圖2-4 Galois 原理圖圖2-5 Fibon

49、acci原理圖其中Ci(i=1，2，n)表示每一級的反應(yīng)系數(shù)，如果Ci=1說明該存放器有參與反應(yīng)；如果Ci=0說明該級存放器沒有參與反應(yīng)。保證C0和不等于0，如果C0=0就表示移位存放器沒有反應(yīng)，如果=0就表示存放器變?yōu)閚-1級或者是更少級的反應(yīng)移位存放器。 Galois形式每兩個(gè)移位存放器進(jìn)展異或操作，這就使得在節(jié)點(diǎn)增多的情況下，序列的生成速度不會降低。 Fibonacci方式在存放器外進(jìn)展異或操作，節(jié)點(diǎn)少時(shí)，會提高反應(yīng)速度，主要是序列同步比擬簡單。 上述反應(yīng)移位存放器是線性遞歸函數(shù)，一旦確定反應(yīng)系數(shù)和級數(shù)之后，就確定了輸出序列的周期和組成方式。m序列的一個(gè)重要特點(diǎn)就是任意一個(gè)m序列的循環(huán)位

50、移同樣是一個(gè)m序列。反應(yīng)移位存放器的級數(shù)n不同，則m序列的反應(yīng)系數(shù)也不同，對于m序列最重要的是要確定移位存放器的連接方式。分析兩種形式的反應(yīng)移位存放器，本設(shè)計(jì)采用Fibonacci反應(yīng)移位存放器生成m序列。2.4硬件電路設(shè)計(jì)方案選擇高速誤碼測試系統(tǒng)的設(shè)計(jì)在現(xiàn)階段有很多的實(shí)現(xiàn)方式，傳統(tǒng)的誤碼測試是基于軟件模擬，檢測相當(dāng)耗時(shí)，不適合目前高速數(shù)字通信系統(tǒng)性能，甚至更高速率的測試。傳統(tǒng)的誤碼測試方案實(shí)現(xiàn)主要以軟件方式，或者FPGA和單片機(jī)，再者FPGA和外部高速并串芯片實(shí)現(xiàn)，要么速率達(dá)不到要求，要么實(shí)現(xiàn)起來電路設(shè)計(jì)或邏輯設(shè)計(jì)龐大?，F(xiàn)今FPGA芯片的的高速開展，采用FPGA作為系統(tǒng)的核心控制器件。將物理

51、層上的各協(xié)議層的功能集中到FPGA部實(shí)現(xiàn)，提高了系統(tǒng)的集成度，同時(shí)也減少了硬件和軟件設(shè)計(jì)的復(fù)雜度?；贔PGA為核心的誤碼測試系統(tǒng)設(shè)計(jì)方案，現(xiàn)階段FPGA芯片的的高速開展，系統(tǒng)具有高集成度和可擴(kuò)展性，并可以隨時(shí)升級，因此，采用FPGA進(jìn)展誤碼測試系統(tǒng)硬件設(shè)計(jì)成為最正確選擇。本誤碼測試系統(tǒng)需要部數(shù)據(jù)并串獲得更高的速率，并且通過外圍電路控制完成數(shù)據(jù)發(fā)送與接收，數(shù)據(jù)通過外部測試設(shè)備，到達(dá)儀器本身接收端與目標(biāo)碼比對完成誤碼測試的功能。在配置 FPGA 時(shí)，能夠創(chuàng)立一個(gè)用作軟件用途的硬件，同時(shí)采用這種方式進(jìn)展連接。隨著先進(jìn)工具的不斷出現(xiàn)，系統(tǒng)設(shè)計(jì)者創(chuàng)立 FPGA 的速度也變得越來越快，而且能夠輕易地將它

52、應(yīng)用到各種場合。FPGA 不同于處理器，它運(yùn)用專用邏輯處理硬件，不需要操作系統(tǒng)。由于 FPGA 采用的是平行的處理路徑的方式，所以即使存在不同的操作也不會在一樣的處理資源上相互爭奪，這就明顯使處理速度大大提高，如果要在不同速率下同時(shí)運(yùn)行多個(gè)控制回路，采用一個(gè) FPGA 設(shè)備就可以實(shí)現(xiàn)。而且 FPGA 的可重構(gòu)性，使設(shè)計(jì)的靈活性大大提高。3.功能設(shè)計(jì)本章具體介紹誤碼率測試儀的根本功能的設(shè)計(jì)方法以及各局部的具體電路設(shè)計(jì)。主要包括 FPGA 部的碼型發(fā)生單元，誤碼插入單元、誤碼檢測單元，同步單元，誤碼計(jì)數(shù)單元，模擬信道單元和顯示單元組成。3.1根本功能設(shè)計(jì)本節(jié)將介紹各個(gè)功能模塊的功能和實(shí)現(xiàn)的核心代碼

53、等。偽隨機(jī)碼型發(fā)生單元設(shè)計(jì)碼型發(fā)生單元主要描述的是偽隨機(jī)序列產(chǎn)生模塊，偽隨機(jī)序列產(chǎn)生有兩種方式：串行和并行。本節(jié)主要研究串行偽隨機(jī)序列的產(chǎn)生方法，編寫偽隨機(jī)序列的產(chǎn)生代碼。1串行 m 序列生成模塊串行方式生成的m序列可以用于低速測試，在低速測試時(shí)，將測試數(shù)據(jù)通過接口直接發(fā)送到被測設(shè)備，不需要經(jīng)過高速收發(fā)器進(jìn)展轉(zhuǎn)換。本設(shè)計(jì)采用線性反應(yīng)移位存放器的方式設(shè)計(jì)m序列生成電路。在設(shè)計(jì)m序列時(shí)，關(guān)鍵是首先要確定存放器的反應(yīng)方式，根據(jù)m序列本原多項(xiàng)式確定本設(shè)計(jì)的不同長度偽隨機(jī)序列。移位存放器的連接方式見表3-1。表3-1 移位存放器連接方式以27-1偽隨機(jī)序列為例，介紹串行m序列的生成方法。由表3-1可知，

54、27-1偽隨機(jī)序列的本原多項(xiàng)式為f ( *)=1+*6+*7，表示存放器的第七級和第六級參與反應(yīng)，其VHDL核心代碼如下：誤碼插入單元誤碼插入單元主要實(shí)現(xiàn)在發(fā)送碼中插入一定的誤碼，可以實(shí)現(xiàn)單一誤碼插入或者是插入一定比例的誤碼，插入一個(gè)誤碼的原理主要是對一個(gè)正確的碼元取反，就是在隨機(jī)序列產(chǎn)生模塊的輸出端設(shè)計(jì)一個(gè)取反電路，中選擇插入一個(gè)誤碼時(shí)，取反電路開場工作，插入一個(gè)誤碼。 也可以在發(fā)從的碼中插入一定比例的誤碼，其VHDL核心代碼如下：process(clk)beginif rising_edge(clk)then caset_m is取反12位when 11 =m_om_om_om_om_om

55、_om_om_om_om_om_om_om_o=m_i;end case;end if;end process;誤碼檢測單元設(shè)計(jì)誤碼檢測單元及誤碼統(tǒng)計(jì)模塊集成在一個(gè)模塊里。同步信號提取及狀態(tài)檢測是誤碼統(tǒng)計(jì)的前提，該局部將在接下來進(jìn)展介紹。誤碼統(tǒng)計(jì)模塊統(tǒng)計(jì)誤碼個(gè)數(shù)。本節(jié)主要設(shè)計(jì)誤碼檢測單元的各局部邏輯模塊。下面是本模塊的核心代碼。process(clk，rst，start)beginif rst=0thenm=0;t=1;elsif rising_edge(clk)thenif start=0 thenm=0;t=255 then-循環(huán)255個(gè)時(shí)鐘周期，比照接收和本地M序列，統(tǒng)計(jì)誤碼數(shù)err_t

56、=m;t=1;m=0;elset=t+1;end if;if m_1 /= m_loc then-比照不一樣，誤碼數(shù)+1m=m+1;end if;end if;end if;end process;同步模塊在接收端，要產(chǎn)生與發(fā)送端一樣的 m 序列，然后進(jìn)展兩列數(shù)據(jù)的比照統(tǒng)計(jì)，這就要求兩列數(shù)據(jù)具有一樣的時(shí)鐘控制，以保證數(shù)據(jù)相位的一致性和狀態(tài)的一致性。在串行測試時(shí)，采用數(shù)字鎖相環(huán)的方式提取出同步信號，同步信號同時(shí)控制本地 m 序列生成模塊以及誤碼檢測的其他模塊工作。本模塊采用了狀態(tài)機(jī)進(jìn)展功能實(shí)現(xiàn)，其狀態(tài)轉(zhuǎn)移圖如下圖3-1狀態(tài)關(guān)系轉(zhuǎn)移圖在該模塊中，st0為初始狀態(tài)，對收到的一串碼和本地產(chǎn)生的偽隨機(jī)碼

57、進(jìn)展比對，如果連續(xù)的7個(gè)碼中誤碼數(shù)不超過3個(gè)就認(rèn)為本地的碼和承受到的碼已經(jīng)同步，可以進(jìn)展誤碼計(jì)數(shù)。St1的功能是比對本地和接收到的碼，對其進(jìn)展計(jì)數(shù)，用于st2判斷誤碼的個(gè)數(shù)，st3是本地碼和接收碼未同步，對本地碼進(jìn)展暫停一個(gè)周期，加快對同步的檢測。顯示模塊該顯示模塊是對255個(gè)時(shí)鐘周期的誤碼個(gè)數(shù)進(jìn)展顯示，通過局部使用的是8段數(shù)碼管，顯示的有效值是誤碼的個(gè)數(shù)。該核心代碼包括數(shù)碼管的掃描，有效位數(shù)的提取等核心程序。其代碼如下process(clk)variable m: integer range 0 to 24999;begin if rising_edge(clk)then-產(chǎn)生數(shù)碼管顯示使能

58、跳轉(zhuǎn)時(shí)鐘if m=24999 then m:=0;clk_1k=not clk_1k;elsem:=m+1;end if;end if;end process;process(clk，rst，err_t)beginif rst=0thend3=0;d2=0;d1=0;err=100 thenerr=err-100;d3=10 thenerr=err-10;d2=d2+1;else-err=err_t;d1=err;end if;end if;end if;end process;process(clk_1k)beginif rising_edge(clk_1k)thenift=3 thent=

59、1;elset scan=011; data scan=101; data scan=110; data null; end case;end if;end process;process(data)begincase data is when 0=segsegsegsegsegsegsegsegsegsegnull; end case;end process;模擬信道模塊本模塊是為了驗(yàn)證設(shè)計(jì)的誤碼測試儀的正確性而設(shè)計(jì)的驗(yàn)證單元，其主要功能是模仿實(shí)際信道，對傳輸?shù)拇a中參加一定的誤碼，然后將生成的序列發(fā)送給接收局部。其誤碼的參加調(diào)用了前面的誤碼產(chǎn)生模塊。其核心代碼如下ponent sim_cha

60、nnel port ( clk : in std_logic;- rst : in std_logic; m_i : in std_logic;-模擬信道M序列輸入 t_m : in integer; m_o : out std_logic-模擬信道M序列輸出 );end ponent;beginsim_cha : sim_channel port map ( clk，m_i，t_m，m_o);3.2 頂層電路的設(shè)計(jì)設(shè)計(jì)完成了上述的子模塊后，下面將進(jìn)展頂層點(diǎn)了的設(shè)計(jì)，頂層設(shè)計(jì)采用的是VHDL例化方式對子模塊進(jìn)展例化和調(diào)用，其核心代碼如下為了方便大家了解頂層電路各個(gè)模塊的方式，已將各個(gè)子模塊生成