半定制設(shè)計8階FIR低通數(shù)字濾波器電路

1、工作計劃與進(jìn)度安排:第 1-2 天：講解題目，準(zhǔn)備參考資料，檢查、調(diào)試實驗軟硬件，進(jìn)入設(shè)計環(huán)境，開始設(shè)計方案和驗證方案的準(zhǔn)備；第 3-5 天：完成設(shè)計，經(jīng)指導(dǎo)老師驗收后進(jìn)入模塊電路設(shè)計（驗收設(shè)計文檔） ；第 6-9 天：完成模塊電路代碼輸入，并完成代碼的仿真（驗收代碼與仿真結(jié)果） ；第 9-10 天：約束設(shè)計，綜合（驗收約束與綜合結(jié)果） ；第 11-12 天：布局布線，完成版圖（驗收版圖結(jié)果） ；第 13-14 天：物理驗證、后仿真，修改設(shè)計（驗收物理驗證結(jié)果和時序仿真結(jié)果）第 15 天：整理設(shè)計資料，驗收合格后進(jìn)行答辯。摘要關(guān)鍵詞 Verilog HDL ； tcl； Design Comp

2、iler；邏輯綜合；Encounter；物理驗證；后仿 TOC o 1-5 h z 摘要 I引 言 錯誤! 未定義書簽。 HYPERLINK l bookmark4 o Current Document 總體電路結(jié)構(gòu)設(shè)計 3 HYPERLINK l bookmark6 o Current Document FIR 數(shù)字濾波器原理 3抽頭系數(shù)計算 錯誤 ! 未定義書簽。 HYPERLINK l bookmark8 o Current Document 功能電路設(shè)計 4 HYPERLINK l bookmark10 o Current Document 頂層TOP勺設(shè)計 6 HYPERLINK l

3、 bookmark12 o Current Document 功能仿真 7 HYPERLINK l bookmark14 o Current Document 仿真的功能列表 7 HYPERLINK l bookmark16 o Current Document 頂層仿真平臺與激勵 7 HYPERLINK l bookmark18 o Current Document 電路功能仿真結(jié)果 7 HYPERLINK l bookmark20 o Current Document 約束及邏輯綜合 9 HYPERLINK l bookmark22 o Current Document 約束策略 9 HY

4、PERLINK l bookmark24 o Current Document 腳本 9 HYPERLINK l bookmark26 o Current Document 綜合文件 11 HYPERLINK l bookmark28 o Current Document 綜合環(huán)境 12 HYPERLINK l bookmark30 o Current Document 綜合過程 12綜合流程 12綜合操作過程 12 HYPERLINK l bookmark32 o Current Document 布局布線 14 HYPERLINK l bookmark34 o Current Docume

5、nt 文件準(zhǔn)備 14 HYPERLINK l bookmark36 o Current Document 布局布線過程 14 HYPERLINK l bookmark38 o Current Document 物理驗證 15 HYPERLINK l bookmark40 o Current Document 后仿真 16總結(jié) 錯誤! 未定義書簽。 HYPERLINK l bookmark42 o Current Document 參考文獻(xiàn) 16附錄A:頂層設(shè)計源代碼 17附錄B:電路源代碼 17附錄C:設(shè)計約束代碼 17附錄D:IO文件代碼 171總體電路結(jié)構(gòu)設(shè)計1.1 FIR數(shù)字濾波器原理數(shù)

6、字濾波器的功能一般是用來變換時域或者頻域中某些要求信號的屬性，濾除信號中某一部分頻率分量。經(jīng)過數(shù)字濾波器的信號是讓其頻譜與數(shù)字濾波器的頻率響應(yīng)相乘 從而得出新的結(jié)果。經(jīng)過一個線性卷積過程，從時域上輸入信號與濾波器的單位沖擊響 應(yīng)作一個卷積和。下面是卷積定義式：yn xn fn xnfn k xn k fk kkLTI數(shù)字濾波器在一般情況下分為有限脈沖響應(yīng) (Finite impulse response和無限脈 沖響應(yīng)(In巾nite impulse response) FIR數(shù)字濾波器的設(shè)計方法和IIR濾波器的設(shè)計方法 有很大的差別。通常情況下一般數(shù)字濾波器的 N階FnR1數(shù)字濾波器基于輸入

7、信號x(n)的表達(dá)式為： y(n) h(i)x(n i) i 0這個公式給我們了一個非常明了的直接型網(wǎng)絡(luò)結(jié)構(gòu)，該結(jié)構(gòu)表現(xiàn)出N個乘法器，每次采樣y(n)的內(nèi)容是n次乘法和n-1次加法，然后做乘累加之和。如圖1.1所示圖1.1 fir濾波器直接型網(wǎng)絡(luò)結(jié)構(gòu)從DSP的介紹中，第一類線性相位對 h(n)的約束條件:H(ej )N 1h(n)(cos nn 0又以上兩式可得：N 1h(n)en 0 j sinn)jn Hg( )ejH g ( )(cos j sin )N 1h(n)cos n 0移相并利用三角公式化簡得到：NnsinN 1h(n)sin ncosn 0h(n)sin n 0(n ) 0從

8、數(shù)字信號處理學(xué)科中知道函數(shù)關(guān)于求和區(qū)間的中心(N-1) /2奇對稱，于是我們要求和h(n)滿足如下條件:()h(n) h(N 1 n)其中對應(yīng)的有圖1.2線性相位FIR濾波器結(jié)構(gòu)若h(n)呈現(xiàn)對稱特性，即此具有線性相位的濾波器是FIR數(shù)字濾波器。濾波器的基礎(chǔ)網(wǎng)絡(luò)結(jié)構(gòu)可以相互進(jìn)行轉(zhuǎn)換4。功能電路設(shè)計功能電路電路的文件名為FIR.v,根據(jù)信號功能將接口分為4部分，分別是時鐘信號復(fù)位信號、輸入信號、輸出信號。具體接口如下表1.1所示表1.1接口信號表名稱IO屬性描述備注clkin輸入時鐘，頻率100KHz上升沿有效rstin復(fù)位信號，給初值低電平后效x7:0in輸入8bit的仔號y7:0out經(jīng)過處

9、理后輸出的8bit結(jié)果電路的功能框圖如下所示jtr1701.taq2； I叫:7 31 叩 57 3e(Iff u qdftd dtlHd q臼上的770tsygicrtira 31Yi|(?r8：ciTKilCnULil空212父；十|圖1.5 電路功能框圖no 3 is?fff3F31：O出陰1仃mddelk L也 RL：OyO；31flc ./output/tim.log輸出網(wǎng)表。 tcl 語句如下：write -f verilog -hier -o ./netlst/FIR_top.sv輸出綜合數(shù)據(jù)文件。tcl語句如下：write -f ddc-hier -o ./output/FIR

10、_top.ddc輸出延時文件。tcl語句如下：write_sdf -version 2.1 ./output/FIR_top.sdf輸出面積文件。tcl語句如下：report_area ./output/FIR_top.area.log綜合文件首先在家目錄下建立FIRdc作為本次實驗dc的操作主目錄。在calcu目錄下，建立 設(shè)計存放目錄如code約束文彳目錄如constrn、輸出網(wǎng)表文件目錄ntlst、報告輸出目 錄 rpt、 log 文件目錄log、 dc 啟動目錄 work ，等等。在綜合前需要準(zhǔn)備以下幾個文件，以便使軟件可以正常工作。.synopsys_dc.setupt件即啟動項文件

11、：在這個文件中， 需要將所用到的庫單元文件的路徑和電路設(shè)計文件所存放的路徑寫入， 以便軟件在工作時能夠找到這些文件并正確識別， 本設(shè)計將它存放在work 目錄下。*.v 文件：因為本次課程設(shè)計所使用電路描述語言為 verilog HDL 語言，所以至少需要將頂層TOP 設(shè)計文件、功能電路的設(shè)計文件，即準(zhǔn)備好一個正確可用的設(shè)計，以便用于約束綜合，本設(shè)計將*.v 文件存放在code 目錄下。Tcl 語句文件：在本次課程設(shè)計中使用的是命令界面，使用 Tcl 語言進(jìn)行操作，所以需要準(zhǔn)備好相應(yīng)的 Tcl 命令， 以便對設(shè)計進(jìn)行約束綜合等相應(yīng)操作， 本設(shè)計將它存放在constrn 目錄下。庫文件：本設(shè)計采

12、用的是tsmc 公司的 0.18um 標(biāo)準(zhǔn)單元庫的所有文件，存放在目錄：/opt/eda/designKitAT面。綜合環(huán)境。綜合過程綜合流程按照所定義的電路的測量特征所要達(dá)到的目標(biāo)， Design Compiler 綜合一個電路并將其放入目標(biāo)庫中，這樣可以生成適用于你的計算機輔助設(shè)計工程（ CAE工具的原理 圖或網(wǎng)表。綜合的過程如下：讀入設(shè)計及其子設(shè)計設(shè)置頂層的設(shè)計特性參數(shù)設(shè)置實際時序和面積目標(biāo)參數(shù)執(zhí)行 check_design 驗證設(shè)計，識別并且更正錯誤進(jìn)行 Design Compiler 優(yōu)化綜合流程如下：設(shè)置啟動項文件-讀入源代碼-鏈接，設(shè)計檢查-時序路徑約束-編譯綜合-結(jié)束綜合操作過

13、程首先打開Linux中命令終端。進(jìn)入以準(zhǔn)備好的.synopsys_dc.setu眩件所在路徑。執(zhí) 行命令，打開Design Compiler。進(jìn)入Tcl命令界面，命令如下：cd FIRdc/workdc_shell-t運行后，讀入文件將在終端得到如下圖圖 4.1 界面，即已經(jīng)進(jìn)入 DC 的 Tcl 命令界 面。圖 3.1 Design Compiler 的 Tcl 命令界面因為已經(jīng)將所要使用的Tcl語句準(zhǔn)備好并形成文件，所以可以使用source命令來講Tcl命令全部讀入并執(zhí)行。命令如下：source FIR.con這里我們逐一運行命令，運行后，將在終端得到如下界面，即已經(jīng)進(jìn)入約束綜合過4布局布

14、線文件準(zhǔn)備同所有的EDA工具一樣，Encounter在進(jìn)行設(shè)計之前也要準(zhǔn)備文件。一般必須要有 時序文件lib、SI工具CeltIC進(jìn)行信號完整性分析的cdb文件、用于RC提取的電容表 文件capTbl、綜合工具輸出的門級綜合網(wǎng)表、定義工藝的版圖交換文件LEF (LibraryExchange Format、時序約束的 sdc (Synthesis Design Constraints 文件、PAD 位置約束 的io文件。其中經(jīng)過Design Compiler對其進(jìn)行綜合后獲得了網(wǎng)表文件 FIR_top.sv以及 約束文件FIR_top.sdc, pad約束的io文件需要手工書寫。這里，I/O

15、PAD已經(jīng)在綜合前添加進(jìn)入網(wǎng)表中，所以在布局布線前只需在網(wǎng)表中的 頂層模塊下加入電源PAD和拐角連接PAD,就行了如下圖所示。PVCDLDGI PADVID1 (.VDD (VDR ): PTOD1DGZ EADJ/TO2 (.VDD 77)訃): rjSSID&L PAl_VSSl (.VS5VSS) ) ;PTCFNER?3 CORKER 1();P8ENERIX；二二用舊煌仆；C3RHER3(HPCOFNERZ?G 口rneeuu；endsaodiile圖4.1 在網(wǎng)表中加入電源 PAD和拐角連接PAD布局布線過程完成以上操作后得到版圖如下。圖 4.2 FIR 數(shù)字低通濾波器的版圖物理驗

16、證這里物理驗證主要是通過 Encounter的Verify進(jìn)行幾何規(guī)則檢查(Verify Geometry)、 連線的連接性( Verify Connectivity )和金屬密度檢查( Verify Metal Destiny ) 。幾何規(guī)則檢查的報告如下。圖 4.3 幾何規(guī)則檢查報告連線的連接性檢查報告如下。圖 4.4 連線的連接性檢查報告因為剛完成的版圖金屬密度過低，所以要添加對電路沒有影響的金屬填充物，添加 完 Matel Filler 后，金屬密度報告如下。4.5 金屬密度檢查報告5 后仿真本設(shè)計采用的后仿真工具同樣是Modelsim 。從之前的布局布線中導(dǎo)出電路的網(wǎng)表（*.v ）和延時文件（ *.sdf） ，并構(gòu)建測試平臺和激勵，在測試平臺中通過加入以下句子就會