數(shù)字邏輯電路第六章ch06

1、6.5 若干典型的時序邏輯集成電路6.5.1 寄存器和移位寄存器6.5.2 計數(shù)器6.5 若干典型的時序邏輯集成電路1. 寄存器6.5.1 寄存器和移位寄存器寄存器:是數(shù)字系統(tǒng)中用來存儲代碼或數(shù)據(jù)的邏輯部件。它的主要組成部分是觸發(fā)器。 一個觸發(fā)器能存儲1位二進(jìn)制代碼，存儲 n 位二進(jìn)制代碼的寄存器需要用 n 個觸發(fā)器組成。寄存器實際上是若干觸發(fā)器的集合。8位CMOS寄存器74HC374脈沖邊沿敏感的寄存器8位CMOS寄存器74HC/HCT37411111101118位CMOS寄存器74LV374高阻HHH高阻LLH存入數(shù)據(jù)，禁止輸出HHL對應(yīng)內(nèi)部觸發(fā)器的狀態(tài)LLL存入和讀出數(shù)據(jù)Q0Q7DNCP

2、輸出內(nèi)部觸發(fā)器輸 入工作模式注意區(qū)別寄存器與鎖存器的區(qū)別 ! P2802. 移位寄存器（用邊沿敏感的觸發(fā)器實現(xiàn)） 移位寄存器是既能寄存數(shù)碼，又能在時鐘脈沖的作用下使數(shù)碼向高位或向低位移動的邏輯功能部件。按移動方式分單向移位寄存器雙向移位寄存器左移位寄存器移位寄存器的邏輯功能分類移位寄存器的邏輯功能右移位寄存器(1) 基本移位寄存器（同步時序電路）（a）電路串行數(shù)據(jù)輸入端串行數(shù)據(jù)輸出端并行數(shù)據(jù)輸出端D3=Qn2D1=Q0nD0=DSIQ0n+1=DSIQ1n+1 =D1 = Q0nQ2n+1 =D2 =Qn1Q3n+1 =D3 = Qn2首先寫出激勵方程：其次,寫出狀態(tài)方程：(b) 工作原理D2

3、=Qn1D0 D2 D1 D3 1 0 1 1 0 1 1 0 1 1 0 00 0 0 0 0 0 0FF0 FF1 FF2 FF31CP 后2CP 后3CP 后4CP 后1101 1 Q0n+1=DSIQ1n+1 = Q0nQ2n+1 =Qn1Q3n+1 =Qn21011DSI =11010000,從高位開始輸入 經(jīng)過4個CP脈沖作用后，從DS 端串行輸入的數(shù)碼就可以從Q0 Q1 Q2 Q3并行輸出。 串入并出 經(jīng)過7個CP脈沖作用后，從DSI 端串行輸入的數(shù)碼就可以從DO 端串行輸出。 串入串出（C）典型集成電路內(nèi)部邏輯圖8位移位寄存器74HC/HCT16474HC/HCT165 ?(2

4、) 多功能雙向移位寄存器多功能移位寄存器工作模式簡圖（a）工作原理高位移向低位-左移低位移向高位-右移高位低位實現(xiàn)多種功能雙向移位寄存器的一種方案(僅以FFm為例)S1S0=00S1S0=01高位移向低位S1S0=10S1S0=11并入不變低位移向高位數(shù)據(jù)選擇器CMOS 4位雙向移位寄存器74HC/HCT194 （2）典型集成電路74HCT194 的功能表 7D3D2D1D0DI3DI2DI1DI0HHH6H HLHH5LLLHH4HHHLH3LLHLH2LLH1LLLLLDI3DI2DI1DI0左移DSL右移DSRS0S1行并行輸入時鐘CP串行輸入控制信號清零輸 出輸 入2. 計數(shù)器的分類按

5、脈沖輸入方式，分為同步和異步計數(shù)器按進(jìn)位體制，分為二進(jìn)制、十進(jìn)制和任意進(jìn)制計數(shù)器按邏輯功能，分為加法、減法和可逆計數(shù)器概 述1. 計數(shù)器的邏輯功能 計數(shù)器的基本功能是對輸入時鐘脈沖進(jìn)行計數(shù)。它也可用于分頻、定時、產(chǎn)生節(jié)拍脈沖和脈沖序列及進(jìn)行數(shù)字運算等等。6.5.2 計 數(shù) 器同步計數(shù)器異步計數(shù)器加計數(shù)器減計數(shù)器可逆計數(shù)器二進(jìn)制計數(shù)器非二進(jìn)制計數(shù)器 十進(jìn)制計數(shù)器 任意進(jìn)制計數(shù)器加計數(shù)器減計數(shù)器可逆計數(shù)器二進(jìn)制計數(shù)器非二進(jìn)制計數(shù)器 十進(jìn)制計數(shù)器 任意進(jìn)制計數(shù)器(1) 異步二進(jìn)制計數(shù)器-4位異步二進(jìn)制加法計數(shù)器 工作原理1. 二進(jìn)制計數(shù)器結(jié)論: 計數(shù)器的功能：不僅可以計數(shù)也可作為分頻器。如考慮每個觸

6、發(fā)器都有1tpd的延時，電路會出現(xiàn)什么問題？異步計數(shù)脈沖的最小周期 Tmin=n tpd。（n為位數(shù)） 典型集成電路中規(guī)模集成電路74HC/HCT393中集成了兩個4位異步二進(jìn)制計數(shù)器在 5V、25工作條件下，74HC/HCT393中每級觸發(fā)器的傳輸延遲時間典型值為6ns。74HC/HCT393的邏輯符號Q0在每個CP都翻轉(zhuǎn)一次Q1僅在Q0=1后的下一個CP到來時翻轉(zhuǎn)FF0可采用T=1的T 觸發(fā)器FF1可采用T= Q0的T觸發(fā)器Q3僅在Q0=Q1=Q2=1后的下一個CP到來時翻轉(zhuǎn)FF2可采用T= Q0Q1的T觸發(fā)器Q2僅在Q0=Q1=1后的下一個CP到來時翻轉(zhuǎn)FF3可采用T= Q0Q1Q2的T

7、觸發(fā)器4位二進(jìn)制計數(shù)器狀態(tài)表0000016111111500111140101113000111201101110010110010019000018011107001106010105000104011003001002010001000000Q0Q1Q2Q3進(jìn)位輸出電路狀態(tài)計數(shù)順序(2)同步二進(jìn)制加計數(shù)器工作原理4位同步二進(jìn)制加計數(shù)器邏輯圖CE=0保持不變CE=1計數(shù)4位二進(jìn)制同步加計數(shù)器時序圖典型 集成計數(shù)器74LVC1612選1數(shù)據(jù)選擇器時序圖TC=CETQ3Q2Q1Q074LVC161邏輯功能表輸 入輸 出清零預(yù)置使能時鐘預(yù)置數(shù)據(jù)輸入計 數(shù)進(jìn)位CEPCETCPD3D2D1D0Q3Q2

8、Q1Q0TCLLLLLLHLD3D2D1D0D3D2D1D0*HHL保持*HHL保持LHHHH計數(shù)*CR的作用？PE的作用？ 一般中規(guī)模同步計數(shù)器具有速度快、輸出波形好，應(yīng)用非常廣泛，常具有多個功能。1、可逆計數(shù) 用兩種方式U/D 加/減 控制端方式；雙時鐘方式：CP + ，CP外部時鐘 CP+ 加法 CP 接 1/0外部時鐘 CP 減法 CP + 接 1/02、預(yù)置數(shù)功能（LD)預(yù)置分為同步預(yù)置異步預(yù)置LD信號有效后并不立即預(yù)置而是等到下一個CP有效沿到來時才完成預(yù)置功能，即與CP同步。LD信號有效后立即預(yù)置，而與CP無關(guān)。3、復(fù)位/清零（RD）清零分為同步清零異步清零RD信號有效后并不立即

9、清零而是等到下一個CP有效沿到來時才完成預(yù)置功能，即與CP同步。RD信號有效后立即清零，而與CP無關(guān)。4、其他功能 一般同步計數(shù)器具有：進(jìn)位/借位功能，計數(shù)使能功能?？捎糜诳刂朴嫈?shù)器能否計數(shù)和多片計數(shù)器之間的級聯(lián)。一般同步計數(shù)器是上升沿觸發(fā)（CP)一般異步計數(shù)器是下升沿觸發(fā)（CP)但有的計數(shù)器可以上/下升沿觸發(fā)例6.5.1 試用74LVC161構(gòu)成模216的同步二進(jìn)制計數(shù)器。TC=CETQ3Q2Q1Q0IC1的CET=1？（1）異步二-十進(jìn)制計數(shù)器（74HC/HCT390中的一個）將圖中電路按以下兩種方式連接：試分析它們的邏輯輸出狀態(tài)。 接計數(shù)脈沖信號，將Q0與相連； 接計數(shù)脈沖信號，將Q3與

10、相連。2. 非二進(jìn)制計數(shù)器25CP0CP1 CR Q0 Q1 Q2 Q374HCT390之一二五十進(jìn)制計數(shù)器5421碼8421碼兩種連接方式的狀態(tài)表計數(shù)順序連接方式1（8421碼）連接方式2（5421碼）Q3Q2Q1Q0Q0Q3Q2Q1000000000100010001200100010300110011401000100501011000601101001701111010810001011910011100集成十進(jìn)制同步計數(shù)器 集成十進(jìn)制同步加法計數(shù)器74160、74162的引腳排列圖、邏輯功能示意圖與74161、74163相同，不同的是，74160和74162是十進(jìn)制同步加法計數(shù)器，而

11、74161和74163是4位二進(jìn)制（16進(jìn)制）同步加法計數(shù)器。此外，74160和74162的區(qū)別是，74160采用的是異步清零方式，而74162采用的是同步清零方式。 74190是單時鐘集成十進(jìn)制同步可逆計數(shù)器，其引腳排列圖和邏輯功能示意圖與74191相同。 74192是雙時鐘集成十進(jìn)制同步可逆計數(shù)器，其引腳排列圖和邏輯功能示意圖與74193相同。是可以預(yù)置的十進(jìn)制同步加/減計數(shù)器異步清零、異步置數(shù)注：74LS192功能表及管腳圖如下：74LS192功能表CPUCPDCRDCBAQDQCQBQA10 0 0 000d c b ad c b a110加計數(shù)110減計數(shù)1110保持原狀態(tài)LDCPU

12、QAQBQCQDCO構(gòu)成 N進(jìn)制計數(shù)器我們在這里要解決的問題是： 如何用一個中規(guī)模M進(jìn)制的計數(shù)器，實現(xiàn)一個N進(jìn)制的計數(shù)器 （M N）？ 實際上就是一個多余的狀態(tài)如何取掉的問題。 有兩種方法：反饋清零法和反饋置數(shù)法1、反饋清零法 計數(shù)器可以計M個狀態(tài)，實際只有N個狀態(tài)（NM）則當(dāng)?shù)贜+1個狀態(tài)出現(xiàn)時，我們使清零端有效，強迫計數(shù)器回到最初的0狀態(tài)，就可以實現(xiàn)N進(jìn)制計數(shù)器。(異步清零) 計數(shù)器可以計M個狀態(tài)，實際只有N個狀態(tài)（NM）則當(dāng)?shù)贜個狀態(tài)出現(xiàn)時，我們使清零端有效，在下一個時鐘沿到來時計數(shù)器回到最初的0狀態(tài)，就可以實現(xiàn)N進(jìn)制計數(shù)器。(同步清零)2、反饋置數(shù)法 反饋置數(shù)法的基本原理是：當(dāng)計數(shù)達(dá)到

13、某一特定值時，使計數(shù)器的置位允許端有效（通常為低電平），數(shù)據(jù)輸入端等于要置入的數(shù)據(jù)，在下一個時鐘沿到來時，置入新數(shù)據(jù)，以此跳過多余的狀態(tài)。(同步置數(shù)) 當(dāng)計數(shù)達(dá)到某一特定值時，使計數(shù)器的置位允許端有效（通常為低電平），數(shù)據(jù)輸入端等于要置入的數(shù)據(jù)，并強迫置入新數(shù)據(jù)，以此跳過多余的狀態(tài)。(異步置數(shù))S0SN-2S2SM-1S1SN-1SNSM-2同步清零異步清零 反饋清零法S0Si+1SiSM-1Si-1Si+N-2同步置數(shù)異步置數(shù)Si+N-1Si+N初值 反饋置數(shù)法預(yù)置 計數(shù) 預(yù)置 計數(shù) 預(yù)置 計數(shù) （2） 用集成計數(shù)器構(gòu)成任意進(jìn)制計數(shù)器 例6.5.3 用74LVC161構(gòu)成九進(jìn)制加計數(shù)器。 解

14、：九進(jìn)制計數(shù)器應(yīng)有9個狀態(tài)，而74 LVC 161在計數(shù)過程中有16個狀態(tài)。如果設(shè)法跳過多余的7個狀態(tài)，則可實現(xiàn)模9計數(shù)器。反饋清零法 (2) 反饋置數(shù)法 P299 例6.5.47419274192COBOCRCRCPUCPDCPUCPDCP1010=100 進(jìn)制用74LS192實現(xiàn)24進(jìn)制的加計數(shù)器。7419274192COBOCRCRCPUCPDCPUCPDCPQD QC QB QAQD QC QB QALDLD“1”&“1”“1”清零計數(shù)加法24進(jìn)制計數(shù)器“1”74HCT161如何實現(xiàn)24進(jìn)制？ 試用同步十進(jìn)制加/減計數(shù)器（雙時鐘，可預(yù)置）74LS192設(shè)計下列24進(jìn)制的減計數(shù)器： 二十

15、四進(jìn)制減計數(shù)器（由2310到00遞減計數(shù)）。 7419274192COBOCRCRCPUCPDCPUCPDCPD C B ALDLD“1” 0 0 1 1 0 0 1 0&“1”23 09910是一個很短的過程.D C B AQD QC QB QAQD QC QB QA(2)10(3)1060進(jìn)制如何設(shè)計？注：74LS192功能表及管腳圖如下：74LS192功能表CPUCPDCRDCBAQDQCQBQA10 0 0 000d c b ad c b a110加計數(shù)110減計數(shù)1110保持原狀態(tài)LD1、用同步清零端或置數(shù)端歸零構(gòu)成N進(jìn)制計數(shù)器2、用異步清零端或置數(shù)端歸零構(gòu)成N進(jìn)制計數(shù)器（1）寫出狀

16、態(tài)SN-1的二進(jìn)制代碼。（2）求歸零邏輯，即求同步清零端或置數(shù)控制端信號的邏輯表達(dá)式。（3）畫連線圖。（1）寫出狀態(tài)SN的二進(jìn)制代碼。（2）求歸零邏輯，即求異步清零端或置數(shù)控制端信號的邏輯表達(dá)式。（3）畫連線圖。利用集成計數(shù)器的清零端和置數(shù)端實現(xiàn)歸零，從而構(gòu)成按自然態(tài)序進(jìn)行計數(shù)的N進(jìn)制計數(shù)器的方法。在前面介紹的集成計數(shù)器中，清零、置數(shù)均采用同步方式的有74LS163；均采用異步方式的有74LS193、74LS197、74LS192；清零采用異步方式、置數(shù)采用同步方式的有74LS161、74LS160；有的只具有異步清零功能，如CC4520、74LS190、74LS191；74LS90則具有異步

17、清零和異步置9功能。對于反饋置數(shù)法來說:一般有 置零法; 置最小數(shù)法; 置最大數(shù)法; 置任意數(shù)法。這里也要注意：同步置數(shù)與異步置數(shù)置數(shù)法預(yù)置法同步預(yù)置異步預(yù)置置零法置最小數(shù)法置最大數(shù)法所置數(shù)譯碼數(shù)所置數(shù)譯碼數(shù)設(shè)為加法計數(shù)用一個中規(guī)模M進(jìn)制的計數(shù)器，實現(xiàn)一個N進(jìn)制的計數(shù)器0N10 NM N進(jìn)位信號進(jìn)位信號M N 1M 1M 1N 2N 1舉例：用74LS161實現(xiàn)模7的計數(shù)器：QD QC QB QAD C B AETEP1RCOLDCP&置零法QD QC QB QAD C B AETEP1RCOLDCP置最小數(shù)法1 0 0 119 10 11 12 13 14 15 QD QC QB QAD C

18、 B AETEP1RCOLDCP置最大數(shù)法1 1 1 1&15 0 1 2 3 4 5 QD QC QB QAD C B AETEP1RCOLDCP1 0 0 017416174151 C B AG0 1 2 3 4 5 6 71FY設(shè)計一個11100010序列信號發(fā)生器 工作原理置初態(tài)Q3Q2Q1Q0=0001， a、基本環(huán)形計數(shù)器狀態(tài)圖(3) 環(huán)形計數(shù)器第一個CP:Q3Q2Q1Q0=0010， 第二個CP:Q3Q2Q1Q0=0100， 第三個CP:Q3Q2Q1Q0=1000， 第四個CP:Q3Q2Q1Q0=0001， 第五個CP:Q3Q2Q1Q0=0010， (a)電路b、扭環(huán)形計數(shù)器(b

19、)狀態(tài)表狀態(tài)編號Q4Q3Q2Q1Q0000000100001200011300111401111511111611110711100811000910000(c)狀態(tài)圖置初態(tài)Q3Q2Q1Q0=0001， 10個狀態(tài)狀態(tài)編號Q4Q3Q2Q1Q0000000100001200011300111401111511111611110711100811000910000譯碼電路簡單,且不會出現(xiàn)競爭冒險計數(shù)器的Verilog建模：74LVC161module counter74x161(CEP,CET,PE,D,CP,CR,Q,TC); input CEP,CET,PE,CP,CR; input 3:0

20、D; output TC; output 3:0 Q; reg 3:0 Q; wire CE; assign CE=CEP & CET; assign TC=CET&(Q=4b1111); always(posedge CP or negedge CR) if (CR) Q=4b0000; /異步清零 else if(PE) Q=D; /同步置數(shù) else if(CE) Q=Q; else Q=Q+1b1;endmoduleP304例6.6.2行為描述module m10_counter(CE,CP,CR,Q); input CE,CP,CR; output3:0 Q; reg 3:0 Q;

21、always(posedge CP or negedge CR) if(CR) Q=4b1001) Q=4b0000; else Q=Q+1b1; end else Q=Q;endmodule計數(shù)器的Verilog建模：可異步清零的同步十進(jìn)制計數(shù)器行為描述P306例6.6.4計數(shù)器的Verilog建模：模為 60 的 BCD 碼加法計數(shù)器module count60(qout,cout,data,load,cin,reset,clk); output7:0 qout; output cout; input7:0 data; input load,enable,clk,reset; reg7:0 qout; always (posedge clk) /clk 上升沿時刻計數(shù) begin if (reset) qout =0; /同步復(fù)位行為描述else if(load) qout=data; /同步置數(shù)else if(enable) begin if(qout3:0=9) begin qout3:0=0; /低位是否為 9，是則 /回 0，并判斷高位是否為 5 if (qout7:4=5) qout7:4=0; else qout7:4=qout7:4+1; end else qout3:0=qout3:0+1; end en