集成電路實(shí)驗(yàn)報(bào)告

1、實(shí)驗(yàn)一 EDA軟件實(shí)驗(yàn)實(shí)驗(yàn)性質(zhì)：驗(yàn)證性實(shí)驗(yàn)級(jí)別：必做開課單位：信息與通信工程學(xué)院信息對(duì)抗專業(yè)學(xué)時(shí)：4學(xué)時(shí)一、實(shí)驗(yàn)?zāi)康模?、了解Quartus II軟件的功能。2、初步掌握Quartus II的VHDL輸入方法。3、掌握Quartus II的原理圖文件輸入和元件庫(kù)的調(diào)用方法。4、掌握Quartus II軟件元件的生成方法和調(diào)用方法。5、掌握Quartus II編譯、功能仿真和時(shí)序仿真。6、掌握Quartus II原理圖設(shè)計(jì)、管腳分配、綜合與實(shí)現(xiàn)、數(shù)據(jù)流下載方法。7、了解所編電路器件資源的消耗情況。二、實(shí)驗(yàn)器材：計(jì)算機(jī)、Quartus II軟件與Modelsim三、實(shí)驗(yàn)內(nèi)容：1、本實(shí)驗(yàn)以8位二進(jìn)制

2、加法器為例，在Quartus II軟件平臺(tái)上完成設(shè)計(jì)電路的VHDL文本輸入，編輯，編譯，仿真，關(guān)鍵分配和編程下載等操作。下載芯片選擇Altera公司的FLEX10K系列的 EPF10K10LC84-3 器件。2、用步驟1所設(shè)計(jì)的8位二進(jìn)制加法器的VHDL文件生成一個(gè)adder8的元件，在Quartus II軟件原理圖設(shè)計(jì)平臺(tái)上完成adder8元件的調(diào)用，用原理圖的方法設(shè)計(jì)一個(gè)8位二進(jìn)制加法器，實(shí)現(xiàn) 編譯，仿真，管腳分配和編程下載等操作。五、實(shí)驗(yàn)結(jié)果截圖咫 Compilation Report - Flow Summary 訶 adder8.vwfLIBRARY IEEE；USE IEEE.ST

3、D_LOGIC_1164.ALL;USE IEEE.S TI)l OGI CAR ITH. ALL；USE IEEE.S TI)l OGI cui必 IGNEI). ALL;ENTITY aclcl已iz日 ISPORT ( TOC o 1-5 h z CIN:ININTEGERRANGE0TO1；A:ININTEGERRAI-IGE0TO2 55；B:ININTEGERRAI-IGE0TO2 55；SUM:OUTINTEGER RANGE 0 TO 2 55；COUI-IT: OUT INTEGER RANGE 0 TQ 1END aclcl已 iz 日；ARCHITECTURE A_acl

4、cl已iz日 OF aclclerS ISSIGNAL SINT:INTEGER RANGE 0 TO 511；BEGINSINT=A+B+CIN；SUM=SINT WHEN SINT=255 ELSESINT-256；COUI-ITC=0 WHEN SINT=255 ELSEEND A_acli：l已 iz 日；實(shí)驗(yàn)二 組合邏輯電路的VHDL語(yǔ)言實(shí)現(xiàn)實(shí)驗(yàn)性質(zhì)：驗(yàn)證性實(shí)驗(yàn)級(jí)別：必做開課單位：信息與通信工程學(xué)院信息對(duì)抗專業(yè)學(xué)時(shí)：2學(xué)時(shí)一、實(shí)驗(yàn)?zāi)康模?、掌握VHDL語(yǔ)言設(shè)計(jì)基本單元及其構(gòu)成2、掌握用VHDL語(yǔ)言設(shè)計(jì)基本的組合邏輯電路的方法。3、掌握VHDL語(yǔ)言的主要描述語(yǔ)句。二、實(shí)驗(yàn)器材：計(jì)算機(jī)、

5、Quartus II軟件與Modelsim三、實(shí)驗(yàn)內(nèi)容:1、用VHDL語(yǔ)言實(shí)現(xiàn)帶使能端的3-8譯碼器的設(shè)計(jì)并實(shí)現(xiàn)功能仿真。2、用VHDL語(yǔ)言實(shí)現(xiàn)優(yōu)先編碼器的設(shè)計(jì)并實(shí)現(xiàn)功能仿真。3、用VHDL語(yǔ)言實(shí)現(xiàn)四選一選擇器的設(shè)計(jì)并實(shí)現(xiàn)功能仿真。四、實(shí)驗(yàn)步驟及實(shí)驗(yàn)結(jié)果截圖（一）、用VHDL語(yǔ)言實(shí)現(xiàn)帶使能端的3-8譯碼器的設(shè)計(jì)并實(shí)現(xiàn)功能仿真。WHENPPUUU rr = ：:，vy=rplllll 1U 1 ”WHENPPU1 lWHENPPUUU rr = ：:，vyyyyyv=rr 111_111111（二）、用VHDL語(yǔ)言實(shí)現(xiàn)優(yōu)先編碼器的設(shè)計(jì)并實(shí)現(xiàn)功能仿真。LIBRARY IEEE;USE IEEE.S

6、TD_LOGIC_1164.ALL; ENTITY priorityencoder ISH PORT (input:IN STD_LOGIC_VECTOR (7 DOWNTO 0);y:OUT STD_LOGIC_VECTOR (2 DOWNTO 0);END priorityencoder; ARCHITECTURE rtl OF priorityencoder IS BEGINH PROCESS (input)BEGINH IF(input(0)=O) THENy=rrlllrr;HELSIF(input(1)=01 )THENy=rr110rr;HELSIF(input(2)=01 )T

7、HENy=rr101rr;H ELSIF(input(3)=01 ) THENy=rr100rr;HELSIF(input(4)=01)THENy=rr011rr;HELSIF(input(5)=01)THEN（三）、用VHDL語(yǔ)言實(shí)現(xiàn)四選一選擇器的設(shè)計(jì)并實(shí)現(xiàn)功能仿真。LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;S ENTITY mux4 ISa PORT (input: IN STD_LOGIC_VECTOR (3 DOWTO 0);a,b:IN STD_LOGIC;y:OUT STD_LOGIC);END mux4;S ARCHITECTURE rtl

8、 OF mux4 ISSIGNAL se1:STD_LOGIC_VECTOR (1 DOWNTO 0);H BEGINsel=ba;PROCESS (input,sei)BEGINIF (sel=rr00rr) THENy=input();ELSIF(sel=rr01rr) THENy if(ready=1) thennext_state=decs;elsenext_stateif (rd_wr=1) then next_state=readm;elsenext_stateif (ready=1) then next_state=idle;elsenext_stateif (ready=1)

9、then next_state=idle;elsenext_state=writem;end if;end case;end process;process2 state regstate_reg:process(rst,clk)beginif(rst=1) thenpresent_state=idle;elsif (clkevent and clk=1) then present_stateweable =0;oeable weable =0;oeable weable =0;oeable weable =1;oeable =0;end case;we = weable;oe = oeabl

10、e;end process;end state_machine;五、實(shí)驗(yàn)結(jié)果截圖library ieee;use ieee . 3t-d_lugic_l 164 -all;use ieee . st.d_ 1 gic_uns igned a 11;H entity ycount-er isport (elk, clear .r Id, enjle : in st.d_logic;cl: in integer range u to 2 55;qk: out integer range U to 25.5);end ycounter;H architect-ure a_ycount-er of ycu