數(shù)字信號處理2

第3章數(shù)字電路1學習要求熟悉CMOS邏輯門的構成和特性參數(shù)了解TTL邏輯門的構成和特性參數(shù)了解有關數(shù)字電路電氣方面的基礎知識，以便構建出符合實際要求的電路和系統(tǒng)了解CMOS電路電氣特性的幾個指標熟悉噪聲容限、扇入、扇出等含義掌握影響速度的兩個因素：轉換時間與傳播速度理解三態(tài)門、傳輸門、漏極開路門等工作原理2學習內容邏輯信號與門電路邏輯系列CMOS邏輯CMOS電路的電氣特性和動態(tài)電氣特性三態(tài)門、傳輸門、漏極開路門雙極邏輯晶體管-晶體管邏輯TTL系列目的掌握有關數(shù)字電路電氣方面的堅實的工作知識，構建出實際電路和系統(tǒng)3作業(yè)3.15，3.19，3.36，3.54，3.61，3.89，3.92思考1、普通門能進行線與連接嗎？2、不同的CMOS邏輯門不用的輸入端的處理？3、不同的TTL邏輯門不用的輸入端的處理？4、三態(tài)門與漏極開路門結合應用舉例中，如何保證使能端只能有一位輸入而同時禁止其它位43.1邏輯信號與門電路數(shù)字邏輯（digitallogic）將物理量實際值的無窮集映射為兩個子集，對應于2個可能的數(shù)或邏輯值（logicvalues）：0和1，優(yōu)點：隱藏了模擬世界的缺陷。通過采用開關代數(shù)、表及其他抽象方法來描述電路中簡單的0和1運算，就可以對數(shù)字邏輯電路進行功能上的分析與設計。5通常，稱邏輯值0或1為二進制數(shù)字（binarydigit）或一位（bit）若應用中需要兩個以上的離散值，可增加位數(shù)，n位數(shù)可代表2n個不同的組合值。67關于0和1、高和低低：代數(shù)上表示低電壓范圍的信號，解釋為邏輯0；高：代數(shù)上表示高電壓范圍的信號，解釋為邏輯1。正邏輯（positivelogic）用0對應低、1對應高負邏輯（negativelogic）1對應低、0對應高（不太常用）8邏輯電路可簡單地表示為具有一定數(shù)目輸入輸出端的“黑匣子”9數(shù)字電路分類組合電路時序電路組合電路--輸出只依賴于當前輸入的邏輯電路其運算操作可由真值表（truthtable）完全描述真值表是一種由邏輯變量所有可能的取值組合與對應的邏輯函數(shù)值所構成的表格.10時序電路--輸出不僅依賴于當前輸入、還依賴于過去輸入的順序（有記憶的電路）電路的特性可由狀態(tài)表（statetable）和狀態(tài)圖（狀態(tài)表的另一種表示形式）來描述。狀態(tài)表列出了電路的輸出和下一狀態(tài)，而此時的輸出和狀態(tài)是當前狀態(tài)和輸入的函數(shù)。次態(tài)y2(n+1)y1(n+1)00011011現(xiàn)態(tài)

y2y1

x=0x=101101100110001100001101101100110x113種基本邏輯函數(shù)“與”（AND）、“或”（OR）和“非”（NOT）能夠用來構建任何組合數(shù)字邏輯電路“簡單邏輯門電路”的功能

與門（ANDgate）：當且僅當所有輸入為1時，產生輸出1。?或門（ORgate）：當且僅當一個或多個輸入為1時，就產生輸出1。?非門（NOTgate）：通常稱為反相器（inverter），它產生一個與輸入值相反的輸出。反相器符號輸出處的小圓圈稱為反相圈，表示“反相”特性1213復合邏輯門電路復合門在邏輯功能上是簡單邏輯門的組合，實際性能上有所提高。常用的復合門有"與非"門，"或非"門、"與或非"門和"異或"門等。14(a)異或門(b)異或非門1516定時圖（timingdiagram）顯示了電路如何對時變模式的輸入信號產生響應。邏輯信號在0和1之間的變化不是立即發(fā)生的，而且輸出對輸入變化的響應會有一點延遲173.2邏輯系列設計電子邏輯電路的方法有很多20世紀30年代貝爾實驗室開發(fā)的第一部電控邏輯電路是基于繼電器邏輯的

20世紀40年代中期的首部電子數(shù)字計算機（Eniac）是基于真空管的邏輯電路。20世紀50年代末期發(fā)明的半導體二極管和雙極結型晶體管1820世紀60年代發(fā)明的集成電路（integratedcircuit,IC）將二極管、晶體管以及其他元件都制作在一塊芯片上，20世紀60年還出現(xiàn)了第1個集成電路邏輯系列。20世紀60年首先出現(xiàn)的TTL20世紀90年代，TTL已基本被CMOS所取代20世紀80年代中期開始，MOS電路，尤其是互補MOS（complementaryMOS）的進步，大大提高了其性能和通用性19新的大規(guī)模集成電路，如微處理器和存儲器，大多采用CMOS電路采用TTL邏輯系列設計的小、中規(guī)模應用場合，現(xiàn)在則也有可能采用CMOS器件，CMOS電路能實現(xiàn)同樣的功能，而速度更高、功耗更低

CMOS電路已占領了絕大部分世界IC市場CMOS邏輯是最容易理解并最適合商業(yè)數(shù)字邏輯技術的邏輯203.3CMOS邏輯電平：電壓等級的高或低高電平：+5v(TTL邏輯理想情況下）低電平：0v（TTL邏輯理想情況下）正邏輯：高電平用1表示，低電平用0表示典型的CMOS邏輯電路在5V電源下工作，2122MOS晶體管MOS晶體管可被模型化為一種3端子壓控電阻器件，將輸入電壓加到一個端子上，去控制其他兩端子間的電阻23工作狀態(tài)電阻特別高（即晶體管“斷開”狀態(tài)）或特別低（即晶體管“導通”狀態(tài)）MOS晶體管分類n溝道型和p溝道型。24MOS晶體管的柵極具有非常高的阻抗無論柵電壓如何，igs、isd≈0，Rgs、Rgd∞，（大于兆歐）。流過這個電阻的電流非常小，典型值為低于1微安（μA，10-6A），該電流被稱為漏電流MOS晶體管的柵與源和漏之間有電容性耦合25基本的CMOS反相器電路NMOS和PMOS晶體管以互補的方式共用就形成CMOS邏輯VinVoutVdd=+5.0VQ2p溝道Q1n溝道INOUT圖3-10CMOS反相器電路原理圖和邏輯符號26Vin Q1 Q2 Vout0.0(L) off on 5.0(H)5.0(H) on off 0.0(L)電路功能Q2p溝道，當in為低電平時“導通”Q1n溝道，當Vin為高電平時“導通”27與非門”和“或非門”與非門或非門28CMOS與非門和或非門具有不同的性能。對于相同的硅面積，n溝道晶體管的“導通”電阻比p溝道晶體管的要低當晶體管串聯(lián)時，k個n溝道晶體管的“導通”電阻比k個p溝道晶體管的“導通”電阻低結果，k輸入的與非門通常比k輸入的或非門速度更快29扇入在特定的邏輯系列中，門電路所具有的輸入端的數(shù)目，被稱為該邏輯系列的扇入3031實際上串聯(lián)晶體管“導通”電阻的可加性限制了CMOS門的扇入數(shù)典型地，或非門最多可有4個輸入，與非門最多可有6個輸入。32非反相門3334CMOS“與或非”門AOI和“或與非”門OAI353637CMOS“與或非”門（AOI）、“或與非”門（OAI）的速度及其他電氣特性，與單獨的CMOS與非門或者或非門很具有可比性?？稍谝患壯舆t下實現(xiàn)二級邏輯（與-或”或“或-與”）一般使用“與或非”門由于許多硬件描述語言（HDL）綜合工具能在合適條件下，自動地將與/或邏輯轉化為與或非門，所以CMOSVLSI器件內部通常都使用這些門電路383.4CMOS電路的電氣特性CMOS電路的電氣特性提供在很多場合下適用的工程設計容限（engineeringdesignmargins）—這是電路在最壞的條件下仍能正常工作的保證有關CMOS電路的電氣特性參數(shù)包括:邏輯電壓電平、直流噪聲容限、扇出、速度、噪聲、靜電放電、漏極開路輸出、三態(tài)輸出3940建立時間tSU觸發(fā)器的數(shù)據(jù)端數(shù)據(jù)穩(wěn)定到時鐘上升沿的時間保持時間tH時鐘脈沖的后沿到觸發(fā)器輸入端數(shù)據(jù)開始變化的時間clkD建立時間tS保持時間tH414243CMOS穩(wěn)態(tài)電氣特性

邏輯電壓電平正常條件下運作的CMOS器件，能確保產生的輸出電壓電平處在定義好的“低”和“高”電壓范圍內，而且能夠在更寬的范圍內識別“低”和“高”的輸入電壓電平44定義：低輸入電平＜2.4V高輸入電平＞2.6伏

2.4V～2.6V，反相器產生非邏輯輸出電壓。45工程實踐表明，對低態(tài)和高態(tài)，應采用更為保守的規(guī)格。用如表3-3所列出的數(shù)據(jù)表來說明這些參數(shù)，參數(shù)定義如下：VOHmin

輸出為高態(tài)時的最小輸出電壓。VIHmin

能保證被識別為高態(tài)時的最小輸入電壓。VILmax

能保證被識別為低態(tài)時的最大輸入電壓。VOLmax

輸出為低態(tài)時的最大輸出電壓。輸入電壓主要由兩種晶體管的開關門限電壓決定輸出電壓主要由晶體管的“導通”電阻決定。典型CMOS邏輯系列（HC系列）的保守規(guī)格46供電軌道電源電壓VCC與“地”之間的通路CMOS電平就是典型的供電軌道的函數(shù)：VOHmin

VCC-0.1VVIHmin

VCC的70%VILmax

VCC的30%VOLmax

地+0.1V表3-3中的VOHmin為4.4V，比VCC僅下降了0.1V，這是在VCC最小值（5.0-10%=4.5V）條件下指定的最壞值。47

直流噪聲容限是一種對噪聲程度的度量，表示多大的噪聲會使最壞輸出電壓被破壞成為不可識別的輸入值非負的直流噪聲容限能確保：由輸出所產生的低電壓最高值，總是要比可靠地解釋為“低”的輸入最高值還要低；而輸出所產生的高電壓最低值，總是要比可靠地解釋為“高”的輸入最低值還要高48HC系列CMOS的低態(tài)狀態(tài)，低態(tài)直流噪聲容限=VILmax-VOLmax =1.35V-0.1V=1.25V高態(tài)直流噪聲容限=VOHmin-VIHmin

=4.9v-3.5v=1.4V通常，驅動其他CMOS輸入時，CMOS輸出的直流噪聲容限都非常好。IIH

高態(tài)時流入輸入端的最大電流。IIL

低態(tài)時流入輸入端的最大電流。表3-3中所示的HC00的輸入電流僅為±1μA。CMOS器件的功耗遠遠小于雙極邏輯電路（如TTL和ECL）49

帶電阻性負載的電路特性當CMOS電路輸出端與電阻性負載相連時，輸出特性非理想在任一邏輯狀態(tài)下，CMOS“導通”輸出晶體管存在非零電阻，而與輸出端相連的負載就在該電阻上產生電壓降低態(tài)時，輸出電壓可能高于0.1V高態(tài)時，輸出電壓可能低于4.4V50回憶戴文寧定理任何只包含電壓源和電阻的雙端網(wǎng)絡，可由一個電壓源和一個電阻串聯(lián)組成的戴文寧等效電路進行模型化。戴文寧電壓為原電路的開路電壓，戴文寧電阻為戴文寧電壓除以原電路的短路電流。=+-N0IabRRaIbR0Na+b-VocNabRab=R0N--線性含源二端網(wǎng)絡N0--N中所有獨立源為零值時所得的網(wǎng)絡51求等效電阻時，電壓源用短路代替ab1k5v2kab1k2kI5253p溝道晶體管的“導通”電阻比n溝道晶體管的大54實際上是給出各種輸出狀態(tài)（高態(tài)或低態(tài)）下的最大負載，并確保該負載下最壞情況的輸出電壓。負載以電流的形式給出：IOLmax

輸出低態(tài)且仍能維持輸出電壓不大于VOLmax時，輸出端能吸收的最大電流。IOHmax

輸出高態(tài)且仍能維持輸出電壓不小于VOHmin時，輸出端可提供的最大電流。當電流從電源流經負載、再流進器件輸出端到地時，就稱器件輸出是吸收電流當電流從電源流出器件輸出端、再經負載到地時，就稱器件輸出是提供電流5556CMOS反相器（或任何CMOS電路）的一個重要特點是：無論高態(tài)還是低態(tài)，輸出結構自己都只消耗很小的電流。任一情況下，總有一個晶體管處于高阻抗“斷開”狀態(tài)。電流出現(xiàn)在有電阻性負載與CMOS輸出相連時。若沒有負載，則沒有電流，而功耗也為零有負載時，電流流過負載和“導通”晶體管，二者都消耗電能。57理想輸入時的電路特性輸入為1.5V時，設p溝道晶體管的電阻變?yōu)樵瓉淼?倍，而n溝道晶體管開始導通，CMOS反相器的可能行為。58空載時，輸出結構將消耗不小的電能。輸入為1.5V時，電流為Iwasted=5.0V/(400W+2.5kW)=1.72mAPwasted=5.0V×Iwasted＝8.62mW5960

扇出邏輯門的扇出（fanout）是指該門電路在不超出其最壞情況負載規(guī)格的條件下，能驅動的輸入端個數(shù)。扇出不僅依賴于輸出端的特性，還依賴于它驅動的輸入端的特性。如果與輸出相連的輸入數(shù)目過多，則電路的直流噪聲容限將變得不合適。扇出還會影響輸出在不同狀態(tài)間的轉換速度扇出的計算必須考慮輸出的兩種可能狀態(tài)：高電平狀態(tài)和低電平狀態(tài)61門電路的總扇出是高態(tài)扇出和低態(tài)扇出中的較小值。表3-4中是20直流扇出輸出在“常態(tài)”（高或低）時能驅動的輸入端數(shù)目交流扇出輸出端對寄生電容的充放電能力即使直流扇出能滿足規(guī)格，要驅動大量輸入端的CMOS輸出，不一定能滿意地實現(xiàn)從低態(tài)到高態(tài)（或者相反）的轉換，所以，必須考慮交流扇出62◆不用的輸入端方法4：將不用的輸入端直接連接到電源或地上。注意：不用的CMOS輸入端絕不能懸空633.6CMOS動態(tài)電氣特性CMOS器件的速度和功耗在很大程度上取決于器件及其負載的動態(tài)特性，即輸出端在不同狀態(tài)間轉換時電路的行為速度CMOS電路的輸出在低/高電壓之間轉換的速度，依賴于器件的內部結構及它要驅動的其他器件的特性，甚至受到與輸出相連的連線或印制電路板上的線跡的影響，它取決于兩個特性：轉換時間和傳播延遲64轉換時間邏輯電路的輸出從一種狀態(tài)變?yōu)榱?/p>