課程設(shè)計(jì)報(bào)告絕對絕對最終版

-.z工程大學(xué)郵電與信息工程學(xué)院課程設(shè)計(jì)：數(shù)字頻率計(jì)設(shè)計(jì)：柯晚**：6102160115專業(yè)班級：11電氣自動化01班指導(dǎo)教師：艷紅教師摘要數(shù)字頻率計(jì)是用數(shù)字顯示被測信號頻率的儀器，它由一個(gè)測頻控制信號發(fā)生器TESTCTL，8個(gè)有時(shí)鐘使能的十進(jìn)制計(jì)數(shù)器T10和一個(gè)32位鎖存器REG32B組成。本次設(shè)計(jì)的數(shù)字頻率計(jì)是通過VHDL語言編寫的，并在QuartusII軟件中編譯、仿真實(shí)現(xiàn)。關(guān)鍵詞：VHDL;數(shù)字頻率計(jì);十進(jìn)制計(jì)數(shù)器T10,32位鎖存器,測頻控制信號發(fā)生器AbstractThedigitalfrequencymeterwithdigitaldisplayinstrumentmeasuredfrequencysignal,whichconsistsofaTESTCTLfrequencysignalgeneratorcontrol,enabletheT10decimalcounteranda32bitlatchREG32Bconsistof8clocks.ThedesignofthedigitalfrequencymetersthroughtheVHDLlanguage,piler,addingtheQuartusIIsoftwaresimulation.Keywords:VHDL;digitalfrequencymeter;T10,32decimalcounterlatchfrequencycontrollingsignalgenerator本設(shè)計(jì)將以QuartusII軟件來進(jìn)展各個(gè)數(shù)據(jù)的操作，將仿真的圖形數(shù)據(jù)來分析該課題。本設(shè)計(jì)所選擇的QuartusII文本編輯輸入法，在文本編輯窗口中完成VHDL設(shè)計(jì)文件的編輯，然后對設(shè)計(jì)文件進(jìn)展編譯、仿真操作。1、數(shù)字頻率計(jì)的根本原理數(shù)字頻率計(jì)的根本原理是用一個(gè)頻率穩(wěn)定度高的頻率源作為基準(zhǔn)時(shí)鐘，通常情況下計(jì)算每秒待測信號的脈沖個(gè)數(shù),此時(shí)我們稱閘門時(shí)間為1秒。閘門時(shí)間也可以大于或小于一秒。閘門時(shí)間越長，得到的頻率值就越準(zhǔn)確，但閘門時(shí)間越長則每測一次頻率的間隔就越長。閘門時(shí)間越短，測的頻率值刷新就越快,但測得的頻率精度就受影響。數(shù)字頻率計(jì)的主要功能是測量周期信號的頻率。頻率是單位時(shí)間〔1S〕信號發(fā)生周期變化的次數(shù)。如果我們能在給定的1S時(shí)間對信號波形計(jì)數(shù)，并將計(jì)數(shù)結(jié)果顯示出來，就能讀取被測信號的頻率。數(shù)字頻率計(jì)首先必須獲得相對穩(wěn)定與準(zhǔn)確的時(shí)間，同時(shí)將被測信號轉(zhuǎn)換成幅度與波形均能被數(shù)字電路識別的脈沖信號，然后通過計(jì)數(shù)器計(jì)算這一段時(shí)間間隔的脈沖個(gè)數(shù)，將其換算后顯示出來。這就是數(shù)字頻率計(jì)的根本原理。本設(shè)計(jì)中使用的就是直接測頻法，即用計(jì)數(shù)器在計(jì)算1s輸入信號周期的個(gè)數(shù)，其測頻圍為1Hz~9999Hz頻率測量的根本原理是計(jì)算每秒鐘待測信號的脈沖個(gè)數(shù)。這就要求測頻控制信號發(fā)生器testpl的計(jì)數(shù)使能信號tsten能產(chǎn)生一個(gè)1秒脈寬的周期信號，并對頻率計(jì)的每一計(jì)數(shù)器t10的使能端en進(jìn)展同步控制。當(dāng)tsten為高電平"1"時(shí)，允許計(jì)數(shù)；為低電平"0"時(shí)停頓計(jì)數(shù)，并保持其計(jì)數(shù)結(jié)果。在停頓計(jì)數(shù)期間，首先需要一個(gè)鎖存信號load的上跳沿將計(jì)數(shù)器在前1秒種的計(jì)數(shù)值鎖存進(jìn)32位鎖存器reg32b中。鎖存信號之后，必須有一個(gè)清零信號clr_t對計(jì)數(shù)器進(jìn)展清零，為下1秒的計(jì)數(shù)操作做準(zhǔn)備。，然后由外部數(shù)碼管控制器led控制的7段譯碼器ymq譯出，并穩(wěn)定顯示。系統(tǒng)總體框架圖12.1、8位十進(jìn)制數(shù)字頻率計(jì)的電路邏輯圖8位十進(jìn)制數(shù)字頻率計(jì)的電路邏輯圖，它由一個(gè)測頻控制信號發(fā)生器TESTCTL、8個(gè)有時(shí)鐘使能的十進(jìn)制計(jì)數(shù)器T10、一個(gè)32位鎖存器REG32B[8]組成。以下分別表達(dá)頻率計(jì)各邏輯模塊的功能與設(shè)計(jì)方法。8位十進(jìn)制數(shù)字頻率計(jì)的電路邏輯如圖2所示。源程序如下:FREQTEST.VHDLIBRARY.IEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYFREQTESTISPORT(CLK:INSTD_LOGIC;FSIN;INSTD_LOGIC;DOUT:OUTSTD_LOGIC_VECTOR(31DOWNTO0));ENDFREQTEST;ARCHITECTUREstrucOFFREQTESTISONENTTESTCTLPORT(CLK:INSTD_LOGIC;TSTEN:OUTSTD_LOGIC;CLK_T:OUTSTD_LOGIC;Load:OUTSTD_LOGIC);ENDPONENT;PONENTT10PORT(CLK:INSTD_LOGIC;CLK:INSTD_LOGIC;ENA:INSTD_LOGICQ:OUTSTD_LOGIC_VECTOR(3DOWNTO0);CARRY_OUT:OUTSTD_LOGIC);ENDPONENT;PONENTREG32BPORT(Load:INSTD_LOGIC;DIN:INSTD_LOGIC_VECTOR(31DOWNTO0);DOUT:OUTSTD_LOGIC_VECTOR(31DOWNTO0));ENDPONENT;SIGNALLoad1,TSTEN1,CLK_T1:STD_LOGIC;SIGNALDTO1:STD_LOGIC_VECTOR(31DOWNTO0);SIGNALCARRY_OUT1:STD_LOGIC_VECTOR(6DOWNTOO);BEGINU1:TESTCTLPORTMAP(CLK=>CLK,TSTEN=>TSTEN1,CLR_T=>CLR_T1,Load=>Load1);U2:REG32BPORTMAP(Load=>Load1,DIN=>DTO1,DOUT=>DOUT);U3:T10PORTMAP(CLK=>FSIN,CLR=>CLR_T1,ENA=>TSTEN1,CQ=>DTO1(3DOWNTO0),CARRY_OUT=>CARRY_OUT1(0);U4:T10PORTMAQP(CLK=>CARRY_OUT1(0),CLR=>CLR_T1,ENA=>TSTEN1,CQ=>DTO1(7DOWNTO4),CARRY_OUT=>CARRY_OUT1(1);U5:T10PORTMAP(CLK=>CARRY_OUT1(1),CLR=>CLR_T1ENA=>TSTEN1,CQ=>DTO1(11DOWNTO8),CARRY_OUT=>CARRY_OUT1(2));U6:T10PORTMAP(CLK=>CARRY_OUT1(2),CLR=>CLR_T1,ENA=>TSTEN1,CQ=>DTO1(15DOWNTO12),CARRY_OUT=>CARRY_OUT1(3));U7:T10PORTMAP(CLK=>CARRY_OUT1(3),CLR=>CLR_T1,ENA=>TSTEN1,CQ=>DTO1(19DOWNTO16),CARRY_OUT=>CARRY_OUT1(4);U8:T10PORTMAP(CLK=>CARRY_OUT1(4),CLR=>CLR_T1,ENA=>TSTEN1,CQ=>DTO1(23DOWNTO20),CARRY_OUT=>CARRY_OUT1(5));U9:T10PORTMAP(CLK=>CARRY_OUT1(5),CLR=>CLR_T1,ENA=>TSTEN1,CQ=>DTO1(27DOWNTO24),CARRY_OUT=>CARRY_OUT1(6);U10:T10PORTMAP(CLK=>CARRY_OUT1(6),CLR=>CLR_T1,ENA=>TSTEN1,CQ=>DTO1(31DOWNTO28));ENDstruc;圖28位十進(jìn)制數(shù)字頻率計(jì)的電路邏輯圖2.2、測頻控制信號發(fā)生器的功能模塊及仿真測頻控制信號發(fā)生器testpl：輸入端clk收到1Hz信號后，其輸出端TSTEN控制各個(gè)t10的使能，CLR_T控制各個(gè)t10的清零，load控制鎖存器數(shù)據(jù)的輸出。測頻控制信號發(fā)生器的閘門信號產(chǎn)生電路如所示，輸入標(biāo)準(zhǔn)時(shí)鐘信號，經(jīng)過閘門信號電路產(chǎn)生使能信號T、清零信號RST和鎖存信號LOAD。使能信號T和清零信號控制十進(jìn)制的工作；而鎖存信號LOAD控制鎖存器的工作。頻率計(jì)的關(guān)鍵是設(shè)計(jì)一個(gè)測頻率控制信號發(fā)生器，產(chǎn)生測量頻率的控制時(shí)序?？刂茣r(shí)鐘信號CLK取為1Hz，2分頻后即可產(chǎn)生一個(gè)脈寬為1秒的時(shí)鐘TSTEN，以此作為計(jì)數(shù)閘門信號。當(dāng)TSTEN為高電平時(shí)，允許計(jì)數(shù)；當(dāng)TSTEN由高電平變?yōu)榈碗娖健蚕陆笛氐絹怼硶r(shí)，應(yīng)產(chǎn)生一個(gè)鎖存信號，將計(jì)數(shù)值保存起來；鎖存數(shù)據(jù)后，還要在下次TSTEN上升沿的到來之前產(chǎn)生零信號CLEAR，將計(jì)數(shù)器清零，為下次計(jì)數(shù)做準(zhǔn)備。源程序如下:TESTCTL.VHDLIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYTESTCTYISPORT(CLK:INSTD_LOGIC;TSTEN:OUTSTD_LOGIC;CLR_T:OUTSTD_LOGIC;Load:OUTSTD_LOGIC);ENDTESTCTL;ARCHITECTUREbehavOFTESTCTLISSIGNALDiv2CLK:STD_LOGICBEGINPROCESS(CLK)BEGINIFCLK'EVENTANDCLK='1'THENDiv2CLK<=NOTDiv2CLK;ENDIF;ENDPROCESS;PROCESS(CLK,Div2CLK)BEGINIFCLK='0'ANDDiv2CLK='0'THENCLR_T<='1';ELSECLK_T<='0';ENDIF;ENDPROCESS;Load<=NOTDiv2CLK;TSTEN<=Div2clk;ENDbehav;測頻控制信號發(fā)生器的功能模塊如圖3所示。圖3測頻控制信號發(fā)生器的功能模塊圖測頻控制信號發(fā)生器的波形圖，如圖4所示。圖4測頻控制信號發(fā)生器的波形圖3、32位鎖存器的功能模塊及仿真鎖存器(Latch)是一種對脈沖電平敏感的存儲單元電路，它們可以在特定輸入脈沖電平作用下改變狀態(tài)。鎖存，就是把信號暫存以維持*種電平狀態(tài)。假設(shè)已有32位BCD碼存在此模塊輸入口，則信號LOAD的上升沿即被鎖存REG32B的部，并由REG32B的輸出端輸出，然后由實(shí)驗(yàn)板上的7段譯碼器在數(shù)碼管上輸入鎖存器[13]32位鎖存器reg32B：將已有32位BCD碼存在于此模塊的輸入口din[27..0]，在信號load的上升沿后即被鎖存到存放器reg32b的部，并由reg32b的輸出端DOUT[27..0]輸出，設(shè)置鎖存器的好處是，數(shù)碼管上顯示的數(shù)據(jù)穩(wěn)定，不會由于周期性的清零信號而不斷閃爍。為了使顯示結(jié)果穩(wěn)定顯示，需要將計(jì)數(shù)器每次記得的結(jié)果進(jìn)展鎖存，閘門電路產(chǎn)生的LOAD接至鎖存器的LOAD端；十進(jìn)制計(jì)數(shù)器輸出接至鎖存器的DIN[3..0]端，而鎖存器的輸出端DOUT[3..0]作為動態(tài)掃描器的輸入端。源程序如下:REG32B.VHDLIBRARY.IEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYREG32BISPORT〔Load：INSTD_LOGIC；DIN：INSTD_LOGIC_VECTOR(31DOWNTO0);DOUT:OUTSTD_LOGIC_VECTOR(31DOWNTO0)ENDREG32B;ARCHITECTURERbehavOFREG32BISBEGINPROCESS(Load,DIN)BEGINIFLoadEVENTANDLoad=’1’THENDOUT<=DIN;ENDIF;ENDPROCESS;ENDbehav;3.1、32位鎖存器的功能模塊如圖5所示。圖5鎖存器功能圖3．2、32位鎖存器的波形圖，如圖6所示。圖6鎖存器的波形圖4、十進(jìn)制計(jì)數(shù)器的功能模塊及仿真計(jì)數(shù)器的作用是實(shí)現(xiàn)十進(jìn)制計(jì)數(shù)功能。此十進(jìn)制計(jì)數(shù)器的特殊之處是有一時(shí)鐘使能輸入端ENA用于鎖定計(jì)數(shù)值，當(dāng)高電平時(shí)計(jì)數(shù)允許，低電平時(shí)制止計(jì)數(shù)。從仿真圖中可以得出，當(dāng)?shù)谝粋€(gè)T10計(jì)數(shù)輸出CQ=9時(shí)，下一秒時(shí)鐘上升沿到來時(shí)，將產(chǎn)生一個(gè)CARRY_OUT信號作為下一個(gè)T10的時(shí)鐘信號，同時(shí)CQ清零，依次遞推到8個(gè)T10。源程序如下:T10.VHDLIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYT10ISPORT(CLK:INSTD_LOGIC;CLR:INSTD_LOGIC;ENA:INSTD_LOGIC;CQ:OUTINTEGERRANGE0TO15;CARRY_OUT:STD_LOGIC);ENDT10;ARCHITECTUREbehavOFT10ISSIGNALCQI:INTEGERRANGE0TO15;BEGINPROCESS(CLK,CLR,ENA)BEGINIFCLR='1'THENCQI<=0;ELSIFCLK'EVENTANDCLK='1'THENIFENA='1'THENIFCQI,9THENCQI<=CQI+1;ELSECQI<=0;ENDIF;ENDIF;ENDROCESS;PROCESS(CQI)BEGINIFCQI=9THENCARRY_OUT<='1';ELSECARRY_OUT<='0';ENDIF;ENDROCESS;CQ<=CQI;ENDbehave；4.1、十進(jìn)制計(jì)數(shù)器的功能模塊，如圖7所示。圖7十進(jìn)制計(jì)數(shù)器的功能模塊4.2、十進(jìn)制計(jì)數(shù)器的功能模塊，如圖8所示。圖8計(jì)數(shù)器計(jì)數(shù)波形圖5.心得體會這次課程設(shè)計(jì)中，我不僅復(fù)習(xí)穩(wěn)固了課堂所學(xué)的理論知識，提高了對所學(xué)知識的綜合應(yīng)用能力，并從根本上了解了VHDL語言的一些根本用法，應(yīng)用了原來不會或者不熟練的句型，如if句，case句等，也學(xué)會了一些根本功能的實(shí)現(xiàn)方法，如分頻，狀態(tài)控制等等，從另外一個(gè)角度重新審視了上學(xué)期完全從硬件角度出發(fā)的電路設(shè)計(jì)，明白了軟硬件之間的交互。通過這個(gè)課題，對系統(tǒng)框圖、邏輯流程圖、狀態(tài)轉(zhuǎn)移圖的設(shè)計(jì)有了一定的了解。也懂得了系統(tǒng)的前期設(shè)計(jì)對于后續(xù)的編程和調(diào)試的重要性。本課題采用了自下而上的設(shè)計(jì)方法，根據(jù)系統(tǒng)對硬件的要求，畫出系統(tǒng)控制流程圖；然后根據(jù)控制流程圖，分化模塊，利用模塊實(shí)現(xiàn)功能；最后進(jìn)展仿真和調(diào)試。每個(gè)成功的背后都要面對無數(shù)次的失敗，這次課程設(shè)計(jì)也不例外。雖然遇到不少問題與困難，但通過教師以及同學(xué)的幫助，都一一得到順利地解決。我想這必定會為將來的實(shí)踐積累珍貴的經(jīng)歷和教訓(xùn)。這次EDA試驗(yàn)我學(xué)會了VHDL語言的根本語法規(guī)，了解了quartus軟件的使用方法，學(xué)會了用硬件測試的根本技能，在學(xué)習(xí)過程中也遇到各種各樣的問題，下面就總結(jié)出來，作為以后的學(xué)習(xí)的經(jīng)歷：(