「VerilogHDL復(fù)習(xí)題與答案」1

VerilogHDL硬件描述語言復(fù)習(xí)VerilogHDL是在哪一年首次被IEEE標(biāo)準(zhǔn)化的？答：VerilogHDL是在1995年首次被IEEE標(biāo)準(zhǔn)化的。VerilogHDL支持哪三種基本描述方式？答：VerilogHDL可采用三種不同方式或混合方式對設(shè)計(jì)建模。這些方式包括：行為描述方式—使用過程化結(jié)構(gòu)建模;數(shù)據(jù)流方式—使用連續(xù)賦值語句方式建模；結(jié)構(gòu)化方式—使用門和模塊實(shí)例語句描述建模VerilogHDL是由哪個(gè)公司最先開發(fā)的？答:VerilogHDL是由GatewayDesignAutomation公司最先開發(fā)的VerilogHDL中的兩類主要數(shù)據(jù)類型什么？答：線網(wǎng)數(shù)據(jù)類型和寄存器數(shù)據(jù)類型。線網(wǎng)類型表示構(gòu)件間的物理連線，而寄存器類型表示抽象的數(shù)據(jù)存儲元件。UDP代表什么？6.7.8.9.答：6.7.8.9.答：UDP代表用戶定義原語寫出兩個(gè)開關(guān)級基本門的名稱。答：pmosnmos寫出兩個(gè)基本邏輯門的名稱。答：2口dor在數(shù)據(jù)流描述方式中使用什么語句描述一個(gè)設(shè)計(jì)？答:設(shè)計(jì)的數(shù)據(jù)流行為使用連續(xù)賦值語句進(jìn)行描述采用結(jié)構(gòu)描述方式描述1位全加器。答:modulefull_add(a,b,cin,s,co);inputa,b,cin；outputs,co;wireS1,T1,T2，T3；xorX1(S1,a,b),X2(s,S1，cin);andA1(T3,a,b),A2(T2,b,cin),A3(T1,a，cin);orO1(co,T1,T2,T3);endmodule10.initial語句與always語句的關(guān)鍵區(qū)別是什么？答：1)initial語句：此語句只執(zhí)行一次。2)always語句:此語句總是循環(huán)執(zhí)行，或者說此語句重復(fù)執(zhí)行。11.采用數(shù)據(jù)流方式描述2－4譯碼器。答：'timescale1ns/nsmoduleDecoder2x4(A,B,EN,Z);inputA，B，EN;output[0:3]Z;wireabar,Bbar;assign#1Abar=~A；assign#1Bbar=~B;assign#2Z[0]=~(Abar&Bbar&EN);assign#2Z[1]=~(Abar&B&EN);assign#2Z[2]=~(A&Bbar&EN)；assign#2Z[3]=~(A&B&EN)；endmodu1e12.找出下面連續(xù)賦值語句的錯(cuò)誤。assignReset=#2Sel人WriteBus;答：不符合連續(xù)賦值語句的語法，應(yīng)該為:assign#2Reset=八WriteBus;二、下列標(biāo)識符哪些合法，哪些非法？COunT,1—2Many,\**1,Real?,\wait,Initial答：COunT合法，1_2Many非法，\**1,Real?非法,\wait合法，Initial合法在VerilogHDL中是否有布爾類型？答:沒有.如果線網(wǎng)類型變量說明后未賦值，其缺省值為多少？答：zVerilogHDL允許沒有顯式說明的線網(wǎng)類型。如果是這樣，怎樣決定線網(wǎng)類型？答：在VerilogHDL中，有可能不必聲明某種線網(wǎng)類型。在這樣的情況下，缺省線網(wǎng)類型為1位線網(wǎng)。下面的說明錯(cuò)在哪里？integer[0：3]Ripple;答:應(yīng)該是integerRipple[0：3]VerilogHDL有哪幾大類數(shù)據(jù)類型？答：veriloghdl有兩大類數(shù)據(jù)類型:線網(wǎng)類型和寄存器類型。VerilogHDL有哪幾種寄存器類型？答：有五種不同的寄存器類型：reg、integer、time、real、realtime。三、.假定長度為64個(gè)字的存儲器，每個(gè)字8位，編寫Verilog代碼,按逆序交換存儲器的內(nèi)容。即將第0個(gè)字與第63個(gè)字交換，第1個(gè)字與第62個(gè)字交換,依此類推。答：reg[7:0]mem[63:0]；integeri=0;reg[7:0]temp;whi1e(i<32)begintemp=mem[i]；mem[i]=mem[631i];mem[63一i]=temp;i=i+1;end.假定32位總線Address_Bus,編寫一個(gè)表達(dá)式，計(jì)算從第11位到第20位的歸約與非。答：~&addressBus[20:11].假定一條總線Control_Bus[15:0]，編寫賦值語句將總線分為兩條總線：Abus[0:9]和Bbus[6:1]。答：Abus=ControlBus[9:0];Bbus=ControlBus[15:10];.編寫一個(gè)表達(dá)式,執(zhí)行算術(shù)移位，將Qparity中包含的8位有符號數(shù)算術(shù)移位。答：{Qparity[7-i：0],Qparity[7:8-i]}//左移，i表示移的位數(shù){Qparity[i-1:0],Qparity[7:i]}//右移，i表示移的位數(shù).使用條件操作符，編寫賦值語句選擇NextState的值。如果CurrentState的值為RESET,那么NextState的值為GO；如果CurrentState的值為G0,則NextState的值為BUSY；如果CurrentState的值為BUSY;則NextState的值為RESETo答：NextState=(CurrentState==RESET)?Go:(Currentstate==Go?BUSY:RESET).如何從標(biāo)量變量A,B,C和D中產(chǎn)生總線BusQ[0:3]?如何從兩條總線BusA[0:3]和BusY[20：15]形成新的總線BusR[10：1]?答:BusQ[3:0]={D,C,B,A}BusR[10:1]={BusY[20:15],BusA[3:0]}四、1、VeriligHDL提供的內(nèi)置基本門分為哪幾類？多輸入門、2)多輸出門、3)三態(tài)門2、多輸入門與多輸出門的區(qū)別在哪里？答：多輸入門：andnandnororxorxnor這些邏輯門只有單個(gè)輸出，1個(gè)或多個(gè)輸入第一個(gè)端口是輸出，其它端口是輸入。多輸出門有:buf,not這些門都只有單個(gè)輸入，一個(gè)或多個(gè)輸出最后的端口是輸入端口，其余的所有端口為輸出端口。3、VerilogHDL內(nèi)置的mos開關(guān)門有哪些？答式皿os,nmos,pmos,rcmos,rnmos,rpmos4、門時(shí)延值的組成有哪幾個(gè)值？答:1)上升時(shí)延下降時(shí)延關(guān)斷時(shí)延5.VeriligHDL提供的內(nèi)置基本門分為哪幾類？答：1)多輸入門2)多輸出門3)三態(tài)門4)上拉、下拉電阻5)MOS開關(guān)6)雙向開關(guān)6.假定一條總線Control_Bus[7：0],編寫賦值語句將總線分為兩條總線:Abus[0:2]和Bbus[4：1]。答:Abus=ControlBus[2:0];Bbus=ControlBus[15:12];.編寫一個(gè)表達(dá)式，執(zhí)行算術(shù)移位，將Qparity中包含的8位有符號數(shù)算術(shù)左移3位。答：{Qparity[4:0],Qparity[7:5]}.要求采用數(shù)據(jù)流方式設(shè)計(jì)一個(gè)半加器，