CMOS乘法器版圖設(shè)計(jì)與仿真-第1章-第4章

西南交通大學(xué)本科畢業(yè)設(shè)計(jì)(論文)第PAGEI頁(yè)摘要先進(jìn)的數(shù)字系統(tǒng)為實(shí)現(xiàn)高速算術(shù)運(yùn)算都包含有乘法器電路，通常乘法器處于關(guān)鍵延時(shí)路徑上，因此乘法器的速度對(duì)整個(gè)系統(tǒng)性能有重要影響。高速，低功耗,版圖規(guī)則和占用較少的面積是目前乘法器的設(shè)計(jì)目標(biāo)。通常乘法器速度取決于算法及結(jié)構(gòu)。乘法器按結(jié)構(gòu)可分為串行（陣列）乘法器和并行乘法器，串行乘法器面積和功耗最小，但是運(yùn)算速度也最慢，因此高速數(shù)字應(yīng)用系統(tǒng)通常會(huì)采用并行乘法器。本文通過(guò)對(duì)移位相加串行陣列乘法器和并行陣列乘法器工作原理的深入分析，設(shè)計(jì)出了4X4位的串行乘法器和4X4位并行乘法器，對(duì)它們的延時(shí)，面積等參數(shù)進(jìn)行了比較，并對(duì)所設(shè)計(jì)電路的版圖仿真。經(jīng)過(guò)對(duì)比2種乘法器的性能，確定并行乘法器比串行乘法器的性能優(yōu)越，因此高速數(shù)字應(yīng)用系統(tǒng)通常會(huì)采用并行乘法器。在并行乘法器結(jié)構(gòu)基礎(chǔ)上，采用層次化設(shè)計(jì)方式設(shè)計(jì)出無(wú)符號(hào)8X8位并行乘法器；在無(wú)符號(hào)8X8位并行乘法器基礎(chǔ)上，設(shè)計(jì)了符號(hào)位擴(kuò)展，完成了帶符號(hào)位8X8位并行乘法器的原理圖設(shè)計(jì)、版圖設(shè)計(jì)和后端仿真，并給出了帶有延時(shí)參數(shù)的仿真波形圖。完通過(guò)對(duì)8X8位并行乘法器結(jié)構(gòu)的分析研究，對(duì)帶符號(hào)8X8并行乘法器設(shè)計(jì)進(jìn)行了優(yōu)化，并完成了優(yōu)化后帶符號(hào)8X8并行乘法器的原理圖設(shè)計(jì)、版圖設(shè)計(jì)和后端仿真，經(jīng)過(guò)對(duì)比優(yōu)化前后帶符號(hào)8X8并行乘法器的運(yùn)算速度、面積等參數(shù)，并比較版圖仿真的延時(shí)參數(shù)，確定經(jīng)過(guò)優(yōu)化的乘法器性能比優(yōu)化前更優(yōu)秀。關(guān)鍵詞：數(shù)字乘法器；并行乘法器；串行乘法器；加法器陣列西南交通大學(xué)本科畢業(yè)設(shè)計(jì)(論文)第PAGEII頁(yè)AbstractWiththefastdevelopmentofintegratecircuittechnology,theuseofpowerfulEDAtoolsinthedigitaldesignisneededwhilethescaleandthecomplexofdesignhasincreasedincessant,alsothedesigncycleisshorted.Especiallythemicron-electronicswithdeep-inferiormicron,theintegrationdegreeofthesingleslicecanbereachedtomillionstransistor,thechangeoftechnologyhasagreateffectwiththechips,evenwiththesuccessorfailofsystemdesign.ThispaperismainlyabouthowtousethecadenceEDAtoolswhichdevelopedwiththecompanyofcadencetodesignaCMOSDigitalMultiplier.Inthispaperismainlyintroducedthemainprincipleofthedigitalarraymultiplieranddiscussedtheadvantageofeachother.Then4X4bitserialmultiplierand4X4bitparallelmultiplierhavebeendesigned,wediscussedthedelayandtheareaofbothmultiplier.Withthestimulateofthelayoutofboth4X4bitmultipliers,inprovedthatthe4X4bitparallelmultiplierismuchspeederthan4X4bitserialmultiplier,sotheparallelmultiplierisalwaysusedinthehighspeeddigitalapplicationsystem.Putforwardthedesignof8X8bitparallelmultiplierwhichbasedontheadministrativelevels.Designedthesignbitextensionandfinishedtheschematic,layoutandstimulationwithlayoutof8X8bitparallelmultiplierwithsignbitextension.Thestimulationwaveisshownwithdelayparameter.Putforwardthedesignofoptimized8X8bitparallelmultiplier,optimizedtheolddesignof8X8bitparallelmultiplierwithsignbitextensionandfinisheditsschematic,layoutandstimulationoflayout.Andhaveacomperationofthespeedandusedareabetweenoptimizedmultiplierwitholddesign.Withtheresultparameterofstimulationoflayout,improvedthattheoptimizedparallelmultiplierismuchspeedandlessareathanolddesign.keywords：Digitalmultiplier；parallelmultiplier；serialmultiplier；arrayadder目錄摘要 VAbstract VII第1章乘法器與EDA工具概述 11.1乘法器分類(lèi) 11.2EDA工具概述 21.3本文的主要內(nèi)容 5第2章乘法器設(shè)計(jì)方案選擇比較 62.1串行陣列乘法器 72.2并行乘法器原理 82.2.1并行陣列乘法器 82.2.2Wallace乘法器 102.2.3Booth乘法器 102.2.4ModifyBooth-Wallace乘法器 11第3章乘法器基本單元設(shè)計(jì) 123.1二輸入異或門(mén)設(shè)計(jì)和仿真 123.2一位全加器設(shè)計(jì)和仿真 153.3一位半加器的設(shè)計(jì)與仿真 22第4章四位乘法器的設(shè)計(jì) 254.1四位串行乘法器的設(shè)計(jì) 254.2四位并行乘法器的設(shè)計(jì) 29第5章基于層次化設(shè)計(jì)的8位并行乘法器的設(shè)計(jì) 345.1輸入模塊的設(shè)計(jì) 345.2兩位乘法器模塊的設(shè)計(jì) 355.3四位乘法器模塊的設(shè)計(jì) 365.4進(jìn)位運(yùn)算模塊的設(shè)計(jì) 385.5八位乘法器模塊的設(shè)計(jì) 395.6帶進(jìn)位運(yùn)算的八位并行乘法器的設(shè)計(jì) 41第6章八位并行乘法器的設(shè)計(jì)的優(yōu)化 46第7章設(shè)計(jì)比較 527.1四位串行乘法器和四位并行乘法器的比較 527.2優(yōu)化前后的八位并行乘法器的比較 55總結(jié) 62致謝 63參考文獻(xiàn) 64附錄1 65附錄2 67西南交通大學(xué)本科畢業(yè)設(shè)計(jì)(論文)第33頁(yè)第1章乘法器與EDA工具概述1.1乘法器分類(lèi)大多數(shù)先進(jìn)的數(shù)字系統(tǒng)為實(shí)現(xiàn)高速算術(shù)運(yùn)算都包含有硬件乘法器，例如許多高速單片機(jī)微控制器中的算邏運(yùn)算都使用了硬件并行乘法器。目前廣泛應(yīng)用的DSP芯片內(nèi)核中，通常都有可單周期完成的片內(nèi)硬件乘法器，以實(shí)現(xiàn)某些復(fù)雜算法如濾波以及實(shí)時(shí)處理等。通常乘法器處于關(guān)鍵延時(shí)路徑上，因此乘法器的速度對(duì)整個(gè)芯片以及系統(tǒng)性能有重要影響。高速，低功耗,版圖規(guī)則和占用較少的面積是目前乘法器的設(shè)計(jì)目標(biāo)。通常乘法器速度取決于算法及結(jié)構(gòu)。乘法器按結(jié)構(gòu)可分為串行（陣列）乘法器和并行乘法器，串行乘法器面積和功耗最小，但是運(yùn)算速度也最慢，因此高速數(shù)字應(yīng)用系統(tǒng)通常會(huì)采用并行乘法器。最初,陣列乘法采用移位與求和算法,部分乘積項(xiàng)(PartialProduct,PP)數(shù)目決定了求和運(yùn)算的次數(shù),直接影響乘法器的速度。修正布斯算法(ModifiedBoothAlgorithm,MBA)對(duì)乘數(shù)重新編碼,以壓縮部分積（PP）。華萊士樹(shù)(WallaceTree,WT)結(jié)構(gòu)改變求和方式,將求和級(jí)數(shù)從O(N)降為O(logN),提高了運(yùn)算速度,但是WT存在結(jié)構(gòu)不規(guī)整,布線(xiàn)困難的缺點(diǎn)。用4:2壓縮器(4:2compressor)代替全加器(FA)可以解決這一問(wèn)題。將MBA算法和WT結(jié)構(gòu)的優(yōu)點(diǎn)相結(jié)合,形成了MBA-WT乘法器。陣列乘法器基于移位與求和算法。被乘數(shù)與乘數(shù)中的某一位相乘,產(chǎn)生一組PP,將該組PP移位,使LSB與乘數(shù)對(duì)應(yīng)位對(duì)齊;求出全部PP,并相應(yīng)移位;對(duì)所有PP求和,得到乘積。因此,加法陣列結(jié)構(gòu)非常重要。CRA(CarryRippleAdder)存在進(jìn)位問(wèn)題,運(yùn)算速度慢。CSA(CarrySaveAdder)將本級(jí)進(jìn)位傳至下級(jí),求和速度快,且速度與字長(zhǎng)無(wú)關(guān)。陣列乘法器中,CSA把PP陣列縮減至Sum和Carry兩項(xiàng),再用高速加法器求和得積。陣列乘法器結(jié)構(gòu)規(guī)范,利于布局布線(xiàn)。因?yàn)槌藬?shù)和被乘數(shù)可正、可負(fù),所以一般用二進(jìn)制補(bǔ)碼表示,以簡(jiǎn)化加、減運(yùn)算。補(bǔ)碼運(yùn)算需要符號(hào)擴(kuò)展,符號(hào)擴(kuò)展寬度與加法器結(jié)構(gòu)有關(guān)。對(duì)于CRA,加數(shù)和被加數(shù)符號(hào)擴(kuò)展至本級(jí)和的最高位;對(duì)于CSA,擴(kuò)展至兩數(shù)最高位對(duì)齊。符號(hào)擴(kuò)展增加了符號(hào)位扇出,使電容負(fù)載不平衡,影響電路整體速度;需要冗余的加法器,擴(kuò)大了版圖面積[9]。1.2EDA工具概述隨著集成電路技術(shù)的飛速發(fā)展，數(shù)字設(shè)計(jì)的規(guī)模不斷加大，復(fù)雜度不斷增加，設(shè)計(jì)周期要求越來(lái)越短，在設(shè)計(jì)中不采用強(qiáng)有力的EDA工具是不可能的。特別是當(dāng)微電子技術(shù)進(jìn)入深亞微米時(shí)代，單片的集成度達(dá)數(shù)百萬(wàn)晶體管，工藝的變化使得各種寄生參數(shù)對(duì)芯片的性能產(chǎn)生很大的影響，甚至影響系統(tǒng)設(shè)計(jì)失敗。EDA界三大廠(chǎng)商Cadence、Synopsys和MentorGraphics公司均為用戶(hù)提供了IC設(shè)計(jì)全套EDA工具。本文乘法器設(shè)計(jì)中用到的主要工具軟件如下：設(shè)計(jì)輸入設(shè)計(jì)輸入一般包括圖形與文本輸入兩種格式。文本輸入包括Verilog和VHDL兩種格式，目前世界上，特別在美國(guó)，絕大多數(shù)設(shè)計(jì)人員采用Verilog。該語(yǔ)言支持多種不同層次的描述，并可以轉(zhuǎn)化為Cadence和Synopsys的設(shè)計(jì)庫(kù)格式；Cadence系統(tǒng)中的VirtuosoSchematicComposer支持多層次邏輯圖輸入。在輸入完成后，可以針對(duì)兩種不同的輸入進(jìn)行邏輯仿真，以驗(yàn)證初始的輸入是否達(dá)到設(shè)計(jì)要求。本文圖形輸入使用VirtuosoSchematicComposer作為設(shè)計(jì)輸入工具，文本輸入采用Verilog。邏輯仿真邏輯仿真主要針對(duì)門(mén)級(jí)以上（主要是RTL–傳輸門(mén)級(jí)）的邏輯設(shè)計(jì)，邏輯仿真器根據(jù)Verilog或VHDL的文本描述來(lái)建立設(shè)計(jì)模型，在一定的激勵(lì)輸入下觀測(cè)輸入波形，以驗(yàn)證設(shè)計(jì)的邏輯正確性。Cadence為用戶(hù)提供四種不同能力的邏輯仿真器：Verilog-XL,NC-Verilog,NC-VHDL,NC-Sim.Verilog-XL將高性能仿真工具的功能和交互設(shè)計(jì)環(huán)境的靈活性結(jié)合在一起，從而允許在整個(gè)ASIC設(shè)計(jì)流程中使用Verilog-XL仿真器，即從最初的設(shè)計(jì)調(diào)試到快速功能測(cè)試，直到最后的設(shè)計(jì)驗(yàn)證。幾乎所有ASIC芯片開(kāi)發(fā)商都簽字認(rèn)可（Signoff）Verilog-XL的仿真結(jié)果。并且其中的大多數(shù)已將Verilog-XL作為企業(yè)內(nèi)的標(biāo)準(zhǔn)仿真器。Spectre是Cadence高性能、高精度的Spice仿真器，其先進(jìn)的算法結(jié)構(gòu)和技術(shù)使其擁有優(yōu)異的仿真速度、仿真容量和收斂特性，已廣泛獲得IC廠(chǎng)商和用戶(hù)的支持。Spectre同時(shí)支持行為級(jí)模擬電路描述語(yǔ)言VerilogA的建模和仿真。Spectre和Verilog-XL有機(jī)結(jié)合，實(shí)現(xiàn)真正意義上的混合電路仿真。ADE（AnalogDesignEnvironment）是工業(yè)界最完善的從前端到后端的模擬電路仿真環(huán)境，實(shí)現(xiàn)Spectre和Spectre/Verilog-XL的無(wú)縫連接；交互式的模擬環(huán)境使用戶(hù)方便進(jìn)行設(shè)計(jì)輸入、修改、分析、仿真驗(yàn)證及查看仿真結(jié)果；層次化的編輯器方便用戶(hù)使用不同的CELLView構(gòu)造設(shè)計(jì)層次進(jìn)行多種組合的仿真驗(yàn)證，提高設(shè)計(jì)效率。本文邏輯仿真器使用Verilog-XL和spectre。邏輯綜合邏輯綜合是將行為級(jí)描述的設(shè)計(jì)在一定的約束下轉(zhuǎn)化為邏輯結(jié)構(gòu)。采用行為級(jí)描述可以提高邏輯設(shè)計(jì)的層次，減低邏輯設(shè)計(jì)的復(fù)雜度，提高設(shè)計(jì)效率。Synopsys公司DesignComplier得到全球60多個(gè)半導(dǎo)體廠(chǎng)商、380多個(gè)工藝庫(kù)的支持。據(jù)最新Dataquest的統(tǒng)計(jì)，Synopsys的邏輯綜合工具占據(jù)91%的市場(chǎng)份額。DesignCompiler是十二年來(lái)工業(yè)界標(biāo)準(zhǔn)的邏輯綜合工具，也是Synopsys最核心的產(chǎn)品。它使IC設(shè)計(jì)者在最短的時(shí)間內(nèi)最佳的利用硅片完成設(shè)計(jì)。它根據(jù)設(shè)計(jì)描述和約束條件并針對(duì)特定的工藝庫(kù)自動(dòng)綜合出一個(gè)優(yōu)化的門(mén)級(jí)電路。它可以接受多種輸入格式，如硬件描述語(yǔ)言、原理圖和網(wǎng)表等，并產(chǎn)生多種性能報(bào)告，在縮短設(shè)計(jì)時(shí)間的同時(shí)提高設(shè)計(jì)性能。本文使用的邏輯綜合工具是Synopsys公司的DesignComplier。布局/布線(xiàn)對(duì)于深亞微米設(shè)計(jì),版圖的各種寄生參數(shù)影響巨大，為了保證設(shè)計(jì)的收斂性，一般采用預(yù)布局工具，在布線(xiàn)之前對(duì)版圖參數(shù)進(jìn)行估計(jì)和提取，然后通過(guò)時(shí)序分析工具，可確定布局布線(xiàn)后的延時(shí)和時(shí)序關(guān)系，對(duì)于不滿(mǎn)足設(shè)計(jì)要求的部分進(jìn)行修改，以減少循環(huán)迭代的次數(shù)。對(duì)于模塊的版圖，需進(jìn)行標(biāo)準(zhǔn)單元的布局、布線(xiàn)，包括I/O布局、宏模塊布局、標(biāo)準(zhǔn)單元布局、時(shí)鐘樹(shù)設(shè)計(jì)、電源線(xiàn)設(shè)計(jì)、信號(hào)線(xiàn)布線(xiàn)等。針對(duì)布局布線(xiàn)的各個(gè)階段，可以對(duì)中間結(jié)果進(jìn)行分析，以檢測(cè)是否滿(mǎn)足設(shè)計(jì)時(shí)序的要求。Cadence的布局、布線(xiàn)工具SiliconEnsemble在業(yè)界有著“黃金”后端工具的美譽(yù)。它使用于包括深亞微米設(shè)計(jì)的全部設(shè)計(jì)在內(nèi)，深亞微米布局布線(xiàn)器是一種多引擎自動(dòng)布局布線(xiàn)平臺(tái)，專(zhuān)為深亞微米領(lǐng)域進(jìn)行復(fù)雜，高性能的2到9層布線(xiàn)的設(shè)計(jì)而開(kāi)發(fā)。本文布局布線(xiàn)使用Cadence的布局、布線(xiàn)工具SiliconEnsemble。版圖編輯工具Cadence的VirtuosoXL系列工具（LayoutEditor，CustomPlacer，CustomRouter）提供了強(qiáng)大的交互式版圖功能來(lái)增強(qiáng)定制IC設(shè)計(jì)的生產(chǎn)率。這些先進(jìn)的功能允許設(shè)計(jì)者在較高抽象級(jí)別來(lái)處理版圖。設(shè)計(jì)者工作的對(duì)象是線(xiàn)，孔及器件，包括晶體管，電阻，電容等，而不是傳統(tǒng)的單個(gè)的幾何圖形。在交互式布局，布線(xiàn)，編輯及邏輯和物理表示中，工具都會(huì)自動(dòng)地建立和保持同版圖數(shù)據(jù)相關(guān)的電連接信息。同時(shí)，這也消除了學(xué)習(xí)兩種不同工具命令的必要性，從而提高了版圖設(shè)計(jì)任務(wù)的生產(chǎn)率。設(shè)計(jì)者可以交互的在原理圖中選擇一個(gè)或多個(gè)器件，并在版圖中放置相應(yīng)的器件，以此來(lái)做快速的初始化布局。該工具內(nèi)嵌的布線(xiàn)工具，使設(shè)計(jì)者可以輕松面對(duì)定制IC的布線(xiàn)問(wèn)題。本文版圖編輯工具使用Cadence的VirtuosoXL。物理驗(yàn)證版圖驗(yàn)證包括設(shè)計(jì)規(guī)則檢查（DRC）、電學(xué)規(guī)則檢查（ERC）、版圖/邏輯圖對(duì)比（LVS）、版圖參數(shù)提取（LPE）和寄生參數(shù)提?。≒RE）。DIVA是Cadence軟件中的驗(yàn)證工具集，用它可以找出并糾正設(shè)計(jì)中的錯(cuò)誤：它除了可以處理物理版圖和準(zhǔn)備好的電氣數(shù)據(jù)，從而進(jìn)行版圖和線(xiàn)路圖的對(duì)查（LVS）外。還可以在設(shè)計(jì)的初期就進(jìn)行版圖檢查，盡早發(fā)現(xiàn)錯(cuò)誤并互動(dòng)地把錯(cuò)誤顯示出來(lái)，有利于及時(shí)發(fā)現(xiàn)錯(cuò)誤所在，易于糾正。DIVA工具集包括（1）設(shè)計(jì)規(guī)則檢查（DRC），（2）版圖寄生參數(shù)提?。↙PE）（3）寄生電阻提?。≒RE）（4）電氣規(guī)則檢查（ERC）（5）版圖與線(xiàn)路圖比較程序（LVS）。Diva中各個(gè)組件之間是互相聯(lián)系的，有時(shí)候一個(gè)組件的執(zhí)行要依賴(lài)另一個(gè)組件先執(zhí)行。例如：要執(zhí)行LVS就先要執(zhí)行DRC。在Cadence系統(tǒng)中，Diva集成在版圖編輯程序Virtuoso和線(xiàn)路圖編輯程序Composer中，在這兩各環(huán)境中都可以激活Diva。本文物理驗(yàn)證使用Cadence公司的Diva系列工具。本文乘法器設(shè)計(jì)中使用的工藝庫(kù)NCSUCDK1.5.1，使用AMI0.6工藝文件，使用的標(biāo)準(zhǔn)單元庫(kù)是OSUStandardCellLibrary。本文乘法器設(shè)計(jì)的設(shè)計(jì)流程與所用EDA工具之間的關(guān)系如圖1-1所示。

SynopsysSynopsys

SynthesisCadence

Silicon

EnsembleCadence

Composer

SchematicCadence

Virtuoso

LayoutStandardCellVerilog-XLVerilog-XLBehavioralVerilogCircuitLayoutLVSLayout-XLCSI圖1-1IC設(shè)計(jì)流程圖1.3本文的主要內(nèi)容本文主要介紹了移位相加串行陣列乘法器和并行陣列乘法器的基本原理，并設(shè)計(jì)出了四位串行乘法器和四位并行乘法器，對(duì)它們的性能進(jìn)行了分析比較（延時(shí)和面積參數(shù)）。設(shè)計(jì)出了基于層次設(shè)計(jì)的帶符號(hào)位擴(kuò)展8位并行乘法器，使用verilog-xl對(duì)其功能進(jìn)行了驗(yàn)證，并完成了版圖的設(shè)計(jì)和版圖參數(shù)的提取和LVS，以及版圖的后端仿真。對(duì)所設(shè)計(jì)的8位并行乘法器進(jìn)行了優(yōu)化，完成了優(yōu)化后的原理圖設(shè)計(jì)，版圖設(shè)計(jì)和后端仿真。

第2章乘法器設(shè)計(jì)方案選擇比較陣列乘法器具有結(jié)構(gòu)規(guī)則，利于布局布線(xiàn)等優(yōu)點(diǎn)；常見(jiàn)的有移位加算法、Pezaris算法和Baugh-Wooley算法。

1.移位加算法移位加算法是一種比較簡(jiǎn)單的算法。每一個(gè)部分積都是由被乘數(shù)與一位乘數(shù)相乘產(chǎn)生，然后按照筆算乘法的規(guī)則進(jìn)行移位和相加。它將兩個(gè)N位的有符號(hào)數(shù)寫(xiě)成一位符號(hào)位和（N-1）位數(shù)碼位。并對(duì)它們分別進(jìn)行處理。移位加算法在運(yùn)算上簡(jiǎn)單明了，但是它對(duì)有符號(hào)數(shù)的處理只是單純地將符號(hào)數(shù)與數(shù)碼位分開(kāi)，這就增加了控制部件的難度，而且，數(shù)碼位的運(yùn)算中也存在許多冗余運(yùn)算，導(dǎo)致運(yùn)算速度的降低。由于該算法建立在無(wú)符號(hào)數(shù)運(yùn)算的基礎(chǔ)上，延時(shí)長(zhǎng)、速度慢是其主要的缺點(diǎn)，不適合VLSI的實(shí)現(xiàn)。

2.Pezaris算法相對(duì)于移位加算法，Pezaris算法無(wú)需將有符號(hào)數(shù)分為符號(hào)位和數(shù)碼位，可直接用于補(bǔ)碼乘法的算法，因此提高了乘法器的速度。Pezaris算法的最大特點(diǎn)是僅通過(guò)不同類(lèi)型的全加器組成的陣列就可以完成對(duì)補(bǔ)碼數(shù)的乘法運(yùn)算。該算法的乘法陣列并不是唯一的，還可以有許多組合方式。這種乘法陣列可以直接求有符號(hào)數(shù)的乘積，但是因?yàn)橛玫降娜悠黝?lèi)型多，使得乘法陣列不規(guī)則，不利于VLSI版圖的設(shè)計(jì)。

3.Baugh-Wooley算法Baugh-Wooley算法也是一種補(bǔ)碼乘法的算法，它僅需要使用全加器構(gòu)成乘法陣列。由于結(jié)構(gòu)規(guī)整，適合于VLSI的實(shí)現(xiàn)。

兩個(gè)5位的補(bǔ)碼數(shù)來(lái)說(shuō)明Baugh-Wooley算法的實(shí)現(xiàn)過(guò)程。設(shè)被乘數(shù)A=(a4)a3a2a1a0，乘數(shù)B=(b4)b3b2b1b0其運(yùn)算過(guò)程如圖2-1所示[8]。圖2-1Baugh-Wooley算法實(shí)現(xiàn)圖該算法的乘法陣列如圖所示。Baugh-Wooley算法只要用到一種類(lèi)型的全加器，其不足之處是求補(bǔ)運(yùn)算需要花較多的時(shí)間。陣列乘法器所具有的優(yōu)點(diǎn)在于其結(jié)構(gòu)規(guī)整，有利于版圖的設(shè)計(jì)及實(shí)現(xiàn)，但所占用的面積較大，運(yùn)算速度一般。而且在設(shè)計(jì)過(guò)程當(dāng)中，隨著輸入位數(shù)的增加，其面積呈幾何倍數(shù)增加。分為串行乘法器和并行乘法器。2.1串行陣列乘法器圖中的FA為一位全加器，F(xiàn)A的斜線(xiàn)方向?yàn)檫M(jìn)位輸出，豎線(xiàn)方向?yàn)楹洼敵?。圖2-2串行乘法器原理算法示例如下：（XY=1111x1111=11100001）1111Xx1111Y1111+1111101101+11111101001+111111100001由算法可以看出，在此原理中使用了移位相加算法，乘數(shù)Y的每一位分別和被乘數(shù)X的各位相乘，依照Y的各位相應(yīng)的向左移動(dòng)后進(jìn)行相加，最終得到相乘結(jié)果。2.2并行乘法器原理并行乘法器有三個(gè)主要部分[1]：部分積產(chǎn)生器、加法陣列塊和進(jìn)位加法器。部分積產(chǎn)生器的功能是根據(jù)輸入的操作數(shù)產(chǎn)生部分積；加法陣列塊完成對(duì)部分積的歸約，將所有的部分積相加產(chǎn)生2n位的結(jié)果；進(jìn)位加法器是為了生成最終結(jié)果。在并行乘法器中，產(chǎn)生的相加部分積的數(shù)目是衡量乘法器性能的主要參數(shù)。為了減少相加部分積的數(shù)目,修正布斯（modifiedbooth）編碼算法成為了最流行的算法之一。為了進(jìn)一步加快運(yùn)算速度，華萊士（wallace）樹(shù)型算法被用來(lái)減少連續(xù)相加階段的數(shù)目。藉由聯(lián)合布斯編碼算法和華萊士樹(shù)型技術(shù)，能在一個(gè)乘法器中見(jiàn)到兩者算法的優(yōu)點(diǎn)。然而，隨著位數(shù)的逐漸增加,在部分積和中間和之間變化的總數(shù)量也將會(huì)增加，這就可能導(dǎo)致降低運(yùn)行速度,由于不規(guī)則的結(jié)構(gòu)和復(fù)雜的互聯(lián)線(xiàn)將導(dǎo)致硅片面積和功耗的增加。另一方面，連續(xù)并行乘法器為達(dá)到較好的面積和功耗性能而犧牲了運(yùn)算速度。2.2.1并行陣列乘法器對(duì)數(shù)碼位進(jìn)行相乘。從乘數(shù)的最低位開(kāi)始，每次取一位乘數(shù)，與被乘數(shù)相乘得到部分積，并將其與上次產(chǎn)生的部分積相加形成新的部分積，再邏輯右移一位（前面空位補(bǔ)‘0’）。重復(fù)上述步驟，直到N次“相加右移”的操作結(jié)束，得到部分積的總和?，F(xiàn)在以4位乘4位不帶符號(hào)的陣列乘法器(m

=

n

=

4)為例來(lái)說(shuō)明并行陣列乘法器的基本原理。實(shí)現(xiàn)這個(gè)乘法過(guò)程所需要的操作如下所示。圖2-3并行乘法器算法圖圖中的FA為一位全加器，F(xiàn)A的斜線(xiàn)方向?yàn)檫M(jìn)位輸出，豎線(xiàn)方向?yàn)楹洼敵?。圖2-44位并行乘法器算法實(shí)例：（XY=1111x1111=11100001）1111X11111111Y0乘于X+1111Y1乘于XC00111通過(guò)半加器產(chǎn)生C0和S0S01000S01000C0左移一位：C00111+1111Y3乘于XS11100C10111S11100C1左移一位C101111111Y4乘于XS21110C20111S21110C2左移一位C20111111000012.2.2Wallace乘法器Wallace樹(shù)型乘法器利用對(duì)部分積進(jìn)行壓縮的方法，極大的提高了乘法器的運(yùn)算速度，減少了延時(shí)，但是其復(fù)雜的結(jié)構(gòu)、繁冗的走線(xiàn)，不利于版圖的設(shè)計(jì)和實(shí)現(xiàn)。隨著輸入位數(shù)的增加，其復(fù)雜度也成倍提高，而且在32位以下輸入的設(shè)計(jì)中，其優(yōu)勢(shì)不明顯。2.2.3Booth乘法器修正基4布斯乘法器：修正布斯編碼算法，是目前在相乘兩個(gè)數(shù)時(shí)用于減少相加的部分積最流行的方法。部分積的減少依賴(lài)于有多少編碼位。如果使用3位編碼（基4），部分積的個(gè)數(shù)將減少一半。和一般的普通相加和移位乘法相比，這就極大的節(jié)約了硅片面積，并且也相加的過(guò)程被減少了一半速度得到了提升。下面我們將簡(jiǎn)要的討論布斯算法和他的實(shí)現(xiàn)步驟。設(shè)A和B為2位補(bǔ)碼2進(jìn)制數(shù)，A為被乘數(shù)，B為乘數(shù)。輸出P=A*B（2-1）（2-2）B的一個(gè)等價(jià)4位冗余數(shù)字位表示：（2-4）在次，K用如下等式計(jì)算：（2-5）每一步乘數(shù)B的3位b2i-1，b2i，b2i+1，被檢驗(yàn)并算出相應(yīng)的K值。B總是在右邊添0（），而且n為偶數(shù)（如果需要對(duì)B進(jìn)行符號(hào)位擴(kuò)展）。然后A、B的輸出通過(guò)相加n/2個(gè)部分積獲得。（2-6）算法的實(shí)現(xiàn)步驟被歸結(jié)并表示如下：由乘數(shù)位b1、b0、b.1（定義為0）計(jì)算k0。k0可以為+2，+1，0.然后計(jì)算并得出n+1位補(bǔ)碼部分積PI：PI=SI+CI，SI、CI均為在此，SI和CI都位n+1位。這些信號(hào)被送到相同位的最終加法器并且送到下一階段中參與P2的產(chǎn)生2）由b3，b2，b1計(jì)算K1，并且KIA位了得到第二個(gè)部分積P2而被計(jì)算出來(lái)。然后P2和上一級(jí)的和信號(hào)S1和進(jìn)位信號(hào)C1相加得到n+1位S2和C2，并使用同樣方法處理S2和C2.3）重復(fù)2）知道所有的和信號(hào)和進(jìn)位信號(hào)產(chǎn)生。4）通過(guò)使用最終的加法器相加所有的進(jìn)位和和信號(hào)產(chǎn)生最終的結(jié)果。4.優(yōu)化華萊士樹(shù)形乘法器旨在提高并行并行乘法器的速度，其一系列流行而廣為人知的原理在過(guò)去就已經(jīng)發(fā)展了。華萊士介紹了一種非常重要的并行乘法器的迭代實(shí)現(xiàn)。這一優(yōu)點(diǎn)在輸入位數(shù)在16位以上的乘法器中尤其顯著。在這一章節(jié)中，我們將討論32位華萊士樹(shù)型乘法器的設(shè)計(jì)和發(fā)展。在華萊士結(jié)構(gòu)中，每一縱隊(duì)中的所有部分積通過(guò)一系列的計(jì)數(shù)器相加，而不產(chǎn)生任何進(jìn)位。其他的一些計(jì)數(shù)器則減少這些新的矩陣，直到生成2行矩陣。在此，我們使用了一種3：2計(jì)數(shù)器。然后在最后使用快速加法器產(chǎn)生最后的輸出。華萊士樹(shù)的優(yōu)點(diǎn)在于速度，因?yàn)樗嗉拥牟糠址e現(xiàn)在位0.圖7演示了一個(gè)模塊化設(shè)計(jì)的32位樹(shù)型乘法器?？梢钥闯?，部分積在華萊士樹(shù)模塊中相加，最后由快速加法器產(chǎn)生2個(gè)61位的最終結(jié)果。全加器中不同輸入和相同輸出的延時(shí)是不同的。所以，當(dāng)在華萊士樹(shù)中使用全加器作為3：2壓縮器，不能同樣的看待輸入和輸出。舉個(gè)例子，如果2個(gè)壓縮器的最長(zhǎng)延時(shí)路徑被連接在了一起，總延時(shí)將會(huì)是這兩個(gè)壓縮器的延時(shí)。比較好的辦法就是把一個(gè)3：2壓縮器的最短延時(shí)路徑和另一個(gè)的最長(zhǎng)延時(shí)路徑相連接。這種算法產(chǎn)生了考慮5所示問(wèn)題的華萊士樹(shù)型機(jī)構(gòu)，并且，這種算法被用于實(shí)現(xiàn)華萊士樹(shù)使用最短的延時(shí)相加所有的部分積。布斯編碼算法則是利用通過(guò)對(duì)輸入進(jìn)行編碼較少部分積來(lái)提高乘法器的運(yùn)算速度并減少延時(shí)的一種并行乘法器，其缺點(diǎn)也在于連線(xiàn)比較復(fù)雜，不利于版圖設(shè)計(jì)。2.2.4ModifyBooth-Wallace乘法器Booth-wallace乘法器則綜合了兩種結(jié)構(gòu)的優(yōu)缺點(diǎn)，通過(guò)對(duì)算法的優(yōu)化，可以得到最少的部分積來(lái)完成運(yùn)算，其運(yùn)算速度介于2.2.2和2.2.3之間，但是同時(shí)也集合了以上兩種結(jié)構(gòu)的缺點(diǎn)，連線(xiàn)過(guò)于復(fù)雜，整體不規(guī)則，不利于版圖的實(shí)現(xiàn)。綜合考慮上述5種乘法器的優(yōu)缺點(diǎn)，選擇8位串行乘法器和8位移位相加并行乘法器作為設(shè)計(jì)目標(biāo)，并對(duì)其進(jìn)行性能優(yōu)化。第3章乘法器基本單元設(shè)計(jì)3.1二輸入異或門(mén)設(shè)計(jì)和仿真2輸入異或門(mén)表達(dá)式：（3-1）其真值表由下圖所示：表3-1二輸入異或門(mén)真值表ABC000011101110根據(jù)摩爾定律對(duì)式3-1進(jìn)行變形：（3-2）由式3-2，在設(shè)計(jì)中，可以把整個(gè)電路看作是基本框架為一個(gè)與門(mén)結(jié)構(gòu)，然后分別用或門(mén)結(jié)構(gòu)中的PMOS和NMOS分別取代整個(gè)與門(mén)中的一個(gè)PMOS和NMOS，然后用或門(mén)結(jié)構(gòu)中的PMOS和NMOS取代剩下的N、PMOS可得到最終的或門(mén)晶體管電路結(jié)構(gòu)。其原理圖如下所示：圖3-1二輸入異或門(mén)原理圖在本原理圖中，分別對(duì)P網(wǎng)（上拉網(wǎng)絡(luò)）和N網(wǎng)（下拉網(wǎng)絡(luò)）進(jìn)行討論以得出其中晶體管的設(shè)計(jì)尺寸。如果將整個(gè)原理圖看作是由一個(gè)P型網(wǎng)絡(luò)和N型網(wǎng)絡(luò)構(gòu)成的（即看作上下各一個(gè)PMOS和NMOS，寬度分別為2w和1w），在設(shè)計(jì)反相器時(shí)，通過(guò)設(shè)置PMOS和NMOS的寬比為或得大致相同的上升和下降延時(shí)。為了使異或門(mén)的上升時(shí)間和下降時(shí)間大致相同，在此，假設(shè)P型網(wǎng)絡(luò)和N型網(wǎng)絡(luò)的寬度比為2：1。在上拉網(wǎng)絡(luò)中，設(shè)2個(gè)PMOS的寬度均為2w考慮電源vdd到輸出c通路導(dǎo)通的最少情況，即vdd到c導(dǎo)通，則其中必有一條通路上的2個(gè)晶體管導(dǎo)通，和反相器相比，即2個(gè)PMOS串聯(lián)后的等效寬度應(yīng)為2w，由于2個(gè)PMOS管串聯(lián)，其等效電阻相當(dāng)于單個(gè)晶體管的2倍，晶體管的等效電阻和寬度成正比，因此，為了獲得和單個(gè)晶體管相同的等效電阻，即將2個(gè)PMOS的寬度都設(shè)置為單個(gè)晶體管的2倍（2*2w），在ami06微米工藝下，其最小晶體管尺寸為1.5微米，即w=1.5um，因此，可以得到，在異或門(mén)中，上拉網(wǎng)絡(luò)中的PMOS管都可以設(shè)置為：同理使用此種方法，可以推斷出N網(wǎng)絡(luò)中的NMOS管尺寸為：使用Cadence中的Spectre仿真工具對(duì)原理圖進(jìn)行仿真：由圖3.1.1-2中可以看出，輸出c和輸入a的延時(shí)為1.23ns-0.025ns=1.205ns，根據(jù)上升時(shí)間的定義，選擇了10%和90%兩點(diǎn)的時(shí)間，輸出c的上升時(shí)間為：1.43ns-1.16ns=0.27ns。仿真中使用的輸入脈沖信號(hào)的上升時(shí)間和下降時(shí)間均為50ps。圖3-2二輸入異或門(mén)波形圖根據(jù)電路原理圖，使用Cadence版圖設(shè)計(jì)工具設(shè)計(jì)出如下異或門(mén)的版圖如圖3-3所示。圖3-3二輸入異或門(mén)的版圖設(shè)計(jì)LVS（LayoutVerifySchematic版圖、原理圖一致性驗(yàn)證）結(jié)果如圖3-4所示，可以看出，所設(shè)計(jì)的版圖和原理圖完全匹配。共使用了12個(gè)晶體管。圖3-4二輸入異或門(mén)LVS結(jié)果3.2一位全加器設(shè)計(jì)和仿真設(shè)計(jì)方案一（CSA(CarrySaveAdder)）：表達(dá)式：（3-3）（3-4）真值表：A，B，C為數(shù)據(jù)輸入，Cout為進(jìn)位輸出，Sum為和輸出表3-2一位全加器的真值表CABCoutSum0000000101010010111010001101101101011101根據(jù)邏輯表達(dá)式，使用Cadenceschematiccomposer設(shè)計(jì)的原理圖如圖所示。圖3-5一位全加器原理圖設(shè)計(jì)使用Cadence中的Spectra仿真工具進(jìn)行原理圖仿真，輸入脈沖信號(hào)的上升時(shí)間和下降時(shí)間均為50ps，得到仿真結(jié)果如圖3-6。圖3-6一位全加器的仿真波形圖根據(jù)上升時(shí)間（risetime）和下降時(shí)間（falltime）的定義[10]，由圖3-6可以看出，C輸出的上升時(shí)間約為289ps-187ps=102ps，下降時(shí)間約為6.47ns-6.24ns=0.23ns=230ps；而S輸出的上升時(shí)間約為244ps-199ps=45ps，下降時(shí)間大約為2.7ns-2.3ns=0.4ns=400ps。2個(gè)輸出的延時(shí)分別為S：309ps-25ps=264ps；C=230ps-25ps=205ps。圖3-7帶有延時(shí)信息的cout和sum輸出仿真圖使用VirtuosoLayoutEditor工具生成版圖如圖3-8所示：圖3-8一位全加器的版圖設(shè)計(jì)LVS結(jié)果如圖3-9所示：可以看出，所設(shè)計(jì)的版圖和原理圖相匹配。此版圖設(shè)計(jì)共使用了42個(gè)晶體管（12個(gè)PMOS和12個(gè)NMOS），所占用的面積為。圖3-9一位全加器的LVS結(jié)果設(shè)計(jì)方案二：表達(dá)式：（3-5）（3-6）真值表：A，B，C為數(shù)據(jù)輸入，Cout為進(jìn)位輸出，Sum為和輸出表3-3一位全加器的真值表CABCoutSum0000000101010010111010001101101101011101根據(jù)邏輯表達(dá)式，使用Cadenceschematiccomposer設(shè)計(jì)的原理圖如圖3-10所示：圖3-10一位全加器原理圖設(shè)計(jì)使用Cadence中的Spectre仿真工具進(jìn)行原理圖仿真，輸入脈沖信號(hào)的上升時(shí)間和下降時(shí)間均為50ps，得到仿真結(jié)果如圖3-11所示。圖3-11一位全加器仿真波形圖3-12具有延時(shí)標(biāo)記的一位全加器仿真波形由波形圖3-12分析得出，輸出C的上升時(shí)間約為467ps-216ps=251ps，下降時(shí)間約為2.39ns-2.24ns=0.15ns=150ps；而輸出S的上升時(shí)間則約為710ps-278ps=432ps，下降時(shí)間約為2.86ns-2.42ns=0.44ns=440ps。S和C的延時(shí)分別為：446ps-25ps=421ps和326ps-25ps=301ps。使用VirtuosoLayoutEditor工具生成的版圖如圖3-13所示。圖3-13一位全加器的版圖設(shè)計(jì)LVS結(jié)果如圖3-14所示。由LVS結(jié)果可以看出，所設(shè)計(jì)的版圖和原理圖相匹配，并且在版圖設(shè)計(jì)中，共使用了36個(gè)晶體管（N、PMOS各占一半），其所占用的芯片面積為。圖3-14一位全加器LVS結(jié)果方案一與方案二比較：由上面對(duì)兩種電路的仿真結(jié)果可以看出，在輸入同等的情況下，與輸入A相比：方案一的延時(shí)為264（S），205（C），而方案二的為421（S），301（C）。在方案一中C輸出的上升時(shí)間大概是289ps-187ps=102ps，其下降時(shí)間大約為6.47ns-6.24ns=0.23ns=230ps；而S輸出的上升時(shí)間大約為244ps-199ps=45ps，其下降時(shí)間大約為2.7ns-2.3ns=0.4ns=400ps；在方案二中，輸出C的上升時(shí)間大約為467ps-216ps=251ps，下降時(shí)間大約為2.39ns-2.24ns=0.15ns=150ps；而輸出S的上升時(shí)間則大約為710ps-278ps=432ps，下降時(shí)間大約為2.86ns-2.42ns=0.44ns=440ps。表3-4方案一和方案二的時(shí)序和面積比較單位（ps）Delay（S）Delay(C)RisingTime(S)FallingTime(S)RisingTime(C)FallingTime(C)AreaCSA26420545400102230CLA421301432440251150可以看出，方案一速度比方案二快，但是耗用的面積也就增加了，單一使用其中任何一種加法器效果都不會(huì)太好，因此，本設(shè)計(jì)采取了一個(gè)折中的方法，在乘法器設(shè)計(jì)中，關(guān)鍵路徑中使用方案一（