板級電路系統(tǒng)設計和仿真綜合解決方案

板級電路系統(tǒng)設計和仿真綜合解決方案

一、板級電路系統(tǒng)設計面臨的挑戰(zhàn)隨著電子系統(tǒng)設計的復雜程度和性能的不斷提高、集成電路的工藝和封裝技術(shù)的快速發(fā)展，以及板級電路的密度和電子元器件的頻率不斷攀升，尤其在通訊、計算機、航空航天和圖像處理等領域，電子產(chǎn)品的高速、高性能、高密度和高復雜度的特點尤為突出，由此帶來的信號完整性、電源完整性、電磁干擾和發(fā)熱等一系列問題也越來越嚴重，為電子系統(tǒng)工程師設計帶來諸多挑戰(zhàn)。同時，面對如此復雜的系統(tǒng)設計，新型信息化平臺的建設是保證設計成功的基礎。企業(yè)是否具有高效率的內(nèi)部產(chǎn)品溝通平臺，是否能夠及時掌握產(chǎn)品在設計各個階段的狀態(tài)信息，從而確保選擇合適的物料和器件來滿足產(chǎn)品的設計要求，都是在企業(yè)發(fā)展中管理人員應該考慮的問題。縮短“產(chǎn)品上市時間”是一項緊迫的需求。由于PCB設計的反復性可能導致設計周期平均會增加幾個星期，從而拖延了產(chǎn)品的上市時間。將最具競爭力的產(chǎn)品及時交付量產(chǎn)并推向市場，不僅是制造者的責任，同時也是PCB設計者的責任。在PCB設計過程中，元件的選擇、布局及布線將直接影響到新產(chǎn)品導入(NPI)的成功與否。是否能在正式投板前對設計、工藝以及與加工相關的因素進行統(tǒng)一考慮，保證設計“一次成功”，對設計者來說是一項富有挑戰(zhàn)的事情。如何建立快速、準確且高效的評估和驗證設計平臺，已成為企業(yè)大跨步發(fā)展的必經(jīng)之路。二、板級系統(tǒng)設計和仿真解決方案概述板級系統(tǒng)設計和仿真解決方案正是基于以上要求而建立，形成一整套以數(shù)據(jù)庫管理、電路設計實現(xiàn)、智能規(guī)則檢查以及電磁場仿真技術(shù)為核心，充分利用現(xiàn)代計算機網(wǎng)絡的最新發(fā)展，實現(xiàn)了電子電路與數(shù)字混合仿真、電磁場仿真、電路信號完整性仿真、電源完整性仿真、電熱性能仿真和可制造性分析等多學科、跨平臺的協(xié)同式設計與分析，滿足了復雜電路板級設計應用的要求，提供了一種高效、快速的仿真驗證平臺，幫助用戶規(guī)范化設計流程，提前評估設計正確性，從而減小設計失誤，提高設計質(zhì)量，縮短研發(fā)周期。電路設計綜合管理平臺，如圖1所示。圖11.基于板級仿真驗證設計平臺的主要優(yōu)勢基于板級仿真驗證設計平臺的主要優(yōu)勢包括以下幾方面。◎具有基于信息化數(shù)據(jù)庫平臺，真正實現(xiàn)設計工程師、質(zhì)量管理人員以及生產(chǎn)管理人員之間的有效溝通。◎具有設計、分析、仿真和實驗等數(shù)據(jù)的綜合驗證對比，提高產(chǎn)品的設計質(zhì)量?！蚓哂袑I(yè)化分工，保證設計資源的合理化利用。◎具有全新的設計方法，幫助減少產(chǎn)品設計初期的資源浪費，增強了各個階段設計正確性的可控性,對可能出現(xiàn)的設計問題進行定性定量的分析?！?qū)⒋罅康恼{(diào)試工作提前到設計階段，增強了調(diào)試階段的時間可控性?！蚩s短整個產(chǎn)品的開發(fā)調(diào)試周期，節(jié)約了開發(fā)成本。◎?qū)崿F(xiàn)快速提高產(chǎn)品的可靠性和一致性。2.板級系統(tǒng)設計平臺組成板級系統(tǒng)設計平臺由下面幾部分組成：電路原理圖設計輸入軟件(Cadence/OrCADCaptureCIS);優(yōu)選元器件信息管理平臺(DH/ComponentManagerSystem);板級電路物理設計平臺(Cadence/AllegroPCBDesigner);板級電路信號完整性仿真平臺(Cadence/AllegroPCBSI);板級電路直流IR-Drop分析和電熱協(xié)同仿真平臺(Sigrity/PowerDC);板級電路電源完整性仿真平臺(Sigrity/PowerSI);板級電路信號完整性仿真平臺(Sigrity/Speed2000);全波高性能3D電磁場分析和EMC/EMI分析平臺(GEMS);面向DFx設計的解決方案(Valor/vSure/VPL)。三、板級系統(tǒng)設計和仿真平臺軟件介紹1.Cadence/OrCADCaptureCISCadence/OrCADCaptureCIS集成了強大的原理圖設計功能，其具有快捷的元件信息管理系統(tǒng)(CIS)，并具有通用PCB設計入口。擴展的CIS功能可以方便地訪問本地元件優(yōu)選數(shù)據(jù)庫和元件信息。通過減少重新搜索元件信息或重復建庫、手動輸入元件信息以及維護元件數(shù)據(jù)的時間，從而提高生產(chǎn)率。無論是設計全新的模擬、數(shù)字或混合信號電路，還是修改現(xiàn)有電路板的電路原理圖，或進行層次結(jié)構(gòu)電路圖設計，OrCADCaptureCIS提供了電路設計從構(gòu)思到生產(chǎn)所需的一切。OrCADCaptureCIS原理圖提供了一個靈活且可擴展的解決方案，如圖2所示。圖2下面，詳細將介紹OrCADCaptureCIS的主要功能。(1)原理圖編輯器。OrCADCaptureCIS的拼接式和層次式原理圖編輯器擁有直觀的界面，該界面能夠滿足高速電路設計任務，并具有簡捷的電路創(chuàng)建功能，如圖3所示。對于更大、更復雜的電路設計，CaptureCIS支持多頁電路圖和層次式電路設計，使得層次式電路設計將變得非常容易實現(xiàn)，且能夠確保整個設計中所有連接均正確。無縫接口建立了強大的數(shù)據(jù)路徑，并整合了用于PCB板級設計的AllegroPCBDesigner和用于模擬/數(shù)字電路仿真的CadencePSpiceA/D。與AllegroPCBDesigner無縫雙向整合，能夠使原理圖和電路板同步，且能夠在原理圖和電路板之間交互探測/放置。執(zhí)行工程更改命令(ECOs)可以自動把布局的變化、門電路/引腳交換以及器件名稱或值的變化反標到原理圖。(2)元件信息管理系統(tǒng)。元件信息管理系統(tǒng)(CIS)是OrCAD設計輸入解決方案的核心部分，如圖4所示。它能自動同步外部數(shù)據(jù)庫元件信息與電路圖設計所用到的元件信息，并驗證其是否一致。CIS兼容任何符合微軟ODBC標準的數(shù)據(jù)庫，并可以直接訪問來自MRP、ERP以及PLM系統(tǒng)或與工程元件數(shù)據(jù)相關的中間數(shù)據(jù)庫中元件數(shù)據(jù)?；诜奖阍L問的元件數(shù)據(jù)庫和元件信息，設計人員可以大大減少重復搜索元件信息的時間。CIS允許用戶對優(yōu)選元件數(shù)據(jù)庫進行元件信息的識別、使用，并選用其進行原理圖設計。元件數(shù)據(jù)庫中大量的元件可以通過設定電氣條件、物理條件或元件供應商屬性進行查詢，軟件將自動檢索出所要搜尋的元件，并在原理圖設計中直接被使用。直接從公司優(yōu)選元件數(shù)據(jù)庫中調(diào)用元件設計原理圖，可以最大限度地減少物料清單(BOMs)及元器件清單的出錯率。電子元件數(shù)據(jù)表可以關聯(lián)到供應商元件數(shù)據(jù)表，同時允許通過關系型數(shù)據(jù)庫設置關聯(lián)，并能進行關聯(lián)性查詢。圖3圖4CIS還可以在線通過互聯(lián)網(wǎng)訪問(ICA)并獲取元件的各種信息?；谠L問優(yōu)選元件數(shù)據(jù)庫，可以根據(jù)設定元件的電氣、物理和器件供應商屬性進行在線查詢，并自動檢索用于原理圖設計。還可以通過ICA訪問免費的CadenceActiveParts在線電子數(shù)據(jù)庫，里面包括超過200萬個元件。通過訪問ActiveParts，用戶可以根據(jù)具體條件對元件進行搜索和選擇，并在將器件放置到原理圖編輯環(huán)境中之前可以先預覽。通過ICA，用戶可以直接訪問更多器件供應商的元件數(shù)據(jù)庫。2.DH/ComponentManagerSystem(CMS)CMSSuite優(yōu)選元器件信息平臺屬于迪浩公司自研產(chǎn)品，該產(chǎn)品依據(jù)用戶產(chǎn)品設計及制造中所使用的電子元器件清單，建立信息完整、豐富且準確的元器件信息系統(tǒng)，集合了元器件EDA設計信息、采購信息、質(zhì)量信息和生產(chǎn)商信息等，從而為設計人員、采購人員、維護人員以及質(zhì)量管理人員提供全方位的元器件信息，為數(shù)字化設計提供強有力的數(shù)據(jù)支撐。另外，其還對信息庫進行動態(tài)維護更新，進一步保障了信息的有效性與正確性，從而提升產(chǎn)品設計水平，縮短研發(fā)周期，提高產(chǎn)品質(zhì)量與可靠性，成為提高企業(yè)競爭力的推動力。CMSSuite元器件信息庫管理平臺特點和優(yōu)勢，包括以下幾方面?！蚪⑵髽I(yè)統(tǒng)一的優(yōu)選元器件數(shù)據(jù)庫，將設計師從原來繁瑣的元器件創(chuàng)建中解脫出來，直接進入電路原理設計及PCB設計流程，進而縮短設計周期，節(jié)約設計人工成本?！蚪⑵髽I(yè)統(tǒng)一的優(yōu)選元器件數(shù)據(jù)庫，真正實現(xiàn)了設計工程師、質(zhì)量管理人員以及生產(chǎn)管理人員之間的有效溝通?！蚪⑵髽I(yè)統(tǒng)一的優(yōu)選元器件數(shù)據(jù)庫，避免了電路設計項目中元器件被重復創(chuàng)建?！蚪⑵髽I(yè)統(tǒng)一的優(yōu)選元器件數(shù)據(jù)庫，各個項目協(xié)調(diào)小組可以在第一時間獲取電路設計中元器件電氣信息及相關信息，避免了缺貨元器件的使用。CMSSuite優(yōu)選元器件信息化管理平臺主要實現(xiàn)下列功能：與后臺ERP、PLM和PDM自動鏈接，實現(xiàn)數(shù)據(jù)實時、同步管理;公司統(tǒng)一物料管理和維護，制定標準化管理規(guī)則;創(chuàng)建和維護企業(yè)優(yōu)選元器件數(shù)據(jù)庫;元器件符號和封裝建設標準化;原理圖實時同步更新;客制化企業(yè)標準BOM;BOMAudit，保證原理設計調(diào)用元件信息正確，及時糾錯;BOMCompare，快速及時地反應版本的比對信息;制定標準化圖樣格式;客戶量身定制化的開發(fā)。3.Cadence/AllegroPCBDesigner隨著半導體工業(yè)的發(fā)展，產(chǎn)生了越來越多的新型半導體器件，這也為設計帶來了更大的技術(shù)挑戰(zhàn)，例如器件引腳越來越多，而引腳間距越來越小(如BGA器件)。此外，新型器件所應用的標準接口(如DDR3、DDR4、PCIExpressGen3以及USB3.0等)，需要采用新的方法進行電路設計。為了解決這些問題，PCB設計人員需要找到更好的解決方案來應對新技術(shù)帶來的各種挑戰(zhàn)。AllegroPCBDesigner是可擴展的、經(jīng)過反復驗證的PCB設計工具，可以適用于對縮短設計周期和可預測設計結(jié)果所帶來的技術(shù)和設計方法的挑戰(zhàn)。產(chǎn)品由Base模塊和Option附加模塊組成，PCBDesignSolution通過一個完全集成的設計流程進行PCBLayout設計。PCBEditor提供了完整的布局布線環(huán)境——從基本的PCB平面規(guī)劃(Floor—planning)、布局和布線到布局復用(PlacementReplication)、高級互連設計規(guī)(InterconnectPlanning)——從簡單設計到復雜設計。AllegroPCBDesigner具有如下特點。◎提供了可靠的、可擴展且簡單易用的PCB編輯和布線解決方案?！蛲ㄟ^約束—驅(qū)動PCB設計流程，減少不必要的重復。◎支持對物理規(guī)則、間距規(guī)則、制造，裝配和測試(DFx)、高密度互連(HDI)和電氣規(guī)則的設置?！蛞砸话愕摹⑼ㄓ玫募s束管理系統(tǒng)為特色，進行從前到后約束的創(chuàng)建、管理和驗證。◎為第三方開放了應用環(huán)境，提高了生產(chǎn)效率，同時提供了工具集成的方法。◎驅(qū)動約束Constraint—DrivenPCBEditorEnvironment直觀的、簡單易用的約束—驅(qū)動編輯環(huán)境，適用于從簡單到復雜的多層電路板的設計，其多樣的特性在很大程度滿足了生產(chǎn)和設計的要求?！驈姶蟮腜CB平面規(guī)劃(Floor—planning)和布局工具，包括布局復用(PlacementReplication)設計。◎強大的基于形狀的推擠布線、交互式貼線布線，高效的互連環(huán)境提供實時的線長和時序的顯示?！騽討B(tài)覆銅在布局布線過程中提供了實時銅皮填充和挖空功能?！騊CBEditor能生成一套完整的底片、裸板制造和測試輸出報告，包括RS274x格式的Gerber文件、鉆孔圖以及多種格式的裸板測試報告。下面，將詳細介紹下AllegroPCBDesigner的主要功能。(1)約束管理器(ConstraintManagement)。約束管理器實時顯示了物理/間距規(guī)則、高速規(guī)則及其狀態(tài)(依據(jù)當前設計狀態(tài))，且可適用于設計過程中的所有階段。每個工作表都提供了一個電子數(shù)據(jù)表界面，用戶可以以層級的方式進行定義、管理和驗證不同的規(guī)則。約束管理器系統(tǒng)完全集成到PCBEditor產(chǎn)品中，約束就可以隨著設計的進行而被實時確認。確認的結(jié)果用圖形方式來表示是否滿足約束規(guī)則：綠色代表滿足約束規(guī)則，紅色代表不滿足。設計者可以通過電子數(shù)據(jù)表及時查看設計進度，以及設計變化產(chǎn)生的影響。(2)設計預分析及布局。PCB設計的約束規(guī)則—驅(qū)動方法提供了強大的、靈活的布局功能，包括交互式布局和自動布局。布局時可以將器件或子圖擺放到特定的“room”中，還可以按照元件標號(referencedesignator)、元件類型/封裝類型、網(wǎng)絡名稱、物料編號(partnumber)或原理圖頁碼來擺放元件。當今的板子均由數(shù)以千計的器件構(gòu)成，因此高效、準確的管理就變得非常關鍵。實時的裝配分析和反饋有利于進行更好的管理：按照公司或EMS準則來擺放器件，有助于提高生產(chǎn)效率。DFA在交互式擺放過程中提供了實時的封裝間距檢查。設計者依據(jù)封裝的邊到邊(sidetoside)、邊到元件底部(sidetoend)來擺放器件，達到最理想的布線、生產(chǎn)和信號時序狀態(tài)。(3)設計復用技術(shù)。通過DesignReuse和布局復用(PlacementReplication)，設計者可以對多個類似電路進行布局和布線。用戶將其中一個已經(jīng)布局或布好線的電路作為模板，此模板可以應用到其他類似電路中。在操作過程中，用戶可以對電路進行翻轉(zhuǎn)或鏡像操作。當電路從頂層翻轉(zhuǎn)到底層，所有相關元素(包括盲/埋孔)都會自動匹配層面。(4)3D顯示和編輯環(huán)境。所有產(chǎn)品的PCB編輯器中都內(nèi)置有3D瀏覽器。3D環(huán)境支持多種過濾選項、視圖瀏覽和圖像抓拍等，例如可以進行立體顯示、透明度和相框的設置，還可以通過鼠標進行縮放和旋轉(zhuǎn)操作，如圖5所示。3D視圖也支持復雜過孔結(jié)構(gòu)和孤銅的顯示。通過相關指令可以打開多窗口顯示，3D圖像可以保存為JPEG格式。圖5(5)交互式布線。PCBEditor提供了強大的交互式布線功能，最大程度地提高了布線效率。用戶通過選擇優(yōu)先推擠式“shove—preferred”、優(yōu)先貼線式“hug—preferred”和貼線式“hugonly”來實現(xiàn)實時的、基于形狀和任何角度的推擠走線的功能。在布線過程中，用戶可以進行實時的走線延遲和動態(tài)線長顯示。交互式布線同時允許多網(wǎng)絡的群組布線，可以對具有高速線長或延遲約束的網(wǎng)絡進行延遲調(diào)節(jié)(delaytune)操作。(6)群組式布線。Multi—LineRouting允許用戶將多條線以組的方式進行快速布線。與“hug—contour”選項一起，幫助用戶在剛性—柔性板(rigid—flex)的彎曲部分進行快速布線，幾分鐘就可完成布線，而傳統(tǒng)布線可能得花幾小時，如圖6所示?！癏ug—contour”使走線與板的彎曲部分弧度保持一致。圖6(7)HighSpeedDesign。一些標準的高級接口(如DDR3、DDR4、PCIExpress和USB3.0)的應用越來越廣泛，一系列相關的電氣規(guī)則約束就要添加到PCB設計中。AllegroPCBDesigner通過“High—speed”選項，可以快速、簡單地添加一些高級接口的約束。其提供了大量的電氣規(guī)則來確保PCB設計滿足這些高級接口的規(guī)范。此外，還允許用戶進行規(guī)則的擴展。(8)Analog/RFDesign。AllegroPCBDesigner通過“Analog/RFDesign”選項為用戶提供混合信號設計環(huán)境，如圖7所示。從原理圖到布局、反標，可以將RF設計效率提高50%。允許工程師在AllegroPCB設計環(huán)境中創(chuàng)建、集成并更新模擬/射頻/微波電路與模擬/數(shù)字電路。其豐富的布線功能和強大的射頻仿真工具接口，允許工程師在AllegroDesignAuthoring、AllegroPCBDesigner和AgilentADS中進行設計。圖7(9)PCBManufacturing?？梢陨梢惶淄暾牡灼⒙惆逯圃旌蜏y試輸出報告，包括RS274x格式的Gerber文件、鉆孔圖和多種格式的裸板測試報告。更重要的是，cadence通過其ValorODB++接口(ODB++是一種比gerber數(shù)據(jù)更全的制造格式)，支持Gerberless制造。OBD++數(shù)據(jù)格式可以為高質(zhì)量的gerberless制造產(chǎn)生準確、可靠的數(shù)據(jù)。4.Cadence/AllegroPCBSI板級通用信號完整性仿真平臺CadenceAllegroPCBSI提供了傳統(tǒng)通用的集成高速設計與分析環(huán)境，以簡化在數(shù)字印刷電路板(PCB)系統(tǒng)上的高速互聯(lián)創(chuàng)建。各種豐富的高級功能使得電子工程師能夠非常容易地探索、優(yōu)化和解決電力性能相關的問題，而無論是在設計周期的哪個階段。通過約束驅(qū)動的設計流程，提高了一次性成功的可能性，降低了最終產(chǎn)品的總成本。AllegroPCBSI主要特點如下：縮短建立最優(yōu)約束所需的時間，以實現(xiàn)約束驅(qū)動的PCB設計流程;通過參數(shù)掃描分析提高產(chǎn)品性能;通過高級仿真技術(shù)，消除了Multi-Gigabit高速串行傳輸設計用物理原型進行多次驗證的過程;使用S參數(shù)和單個或耦合過孔模型，實現(xiàn)快速的MGH信號分析，從而縮短設計周期;提高產(chǎn)品質(zhì)量、成本和性能;通過與其他Allegro設計平臺完美融合的虛擬原型環(huán)境來節(jié)約設計時間;通過使用Cadence設計錦囊(Design-inIP)協(xié)助分析并減少設計時間。下面，將詳細介紹AllegroPCBSI的主要功能。(1)綜合高速設計與分析。AllegroPCBSI可以對AllegroPCBEditor數(shù)據(jù)庫進行讀寫操作，避免可能出現(xiàn)的轉(zhuǎn)換問題，并且容許約束和模型被嵌入到電路板設計文件中。綜合的設計和分析系統(tǒng)很注重從前端到后端的多線拓撲建構(gòu)。例如，差分對和拓展線路(帶有串聯(lián)終端的線路)會被作為一個電網(wǎng)絡進行識別、提取和仿真。(2)源同步，公共時鐘信號設計。1)SigXplorer模塊。AllegroPCBSI技術(shù)含有SigXplorer模塊，能夠在原理圖出來之前進行預布線拓撲設計和分析。這種分析類型在設計周期的最初階段非常普遍，此時設計師會評估使用新設備技術(shù)或提高總線傳輸速率造成的影響。SigXplorer能夠被用于建造和確認詳細的電氣拓撲模型，并在詳細的設計過程開始之前證明新設計的可靠性。SigXplorer是一種圖形化拓撲設計環(huán)境，讓設計工程師可以建立激勵信號的原型，了解其靈敏性，并使用假設法建立最優(yōu)約束。通過在設計周期的最早階段執(zhí)行這種分析類型，設計師可以評估使用新設備技術(shù)或提高邊緣變化率造成的影響。2)參數(shù)掃描分析。AllegroPCBSI通過參數(shù)掃描分析，為需要建立最優(yōu)約束的用戶提供了最好的環(huán)境。通過使用參數(shù)掃描分析、用戶定義激勵和客戶化的測量標準，幫助用戶在設計過程的初期解決問題。3)基于SPICE的仿真器。AllegroPCBSI搭配了基于SPICE的仿真器，包含了一種強大的宏模型功能，將傳統(tǒng)的基于SPICE的結(jié)構(gòu)建模與行為建模的速度優(yōu)勢結(jié)合。內(nèi)嵌的場分析工具可以對趨膚效應、鄰近/擁擠效應、回路阻抗和頻域介電常數(shù)建模。強大的建模語言對I/O緩沖器的建模提供了擴展IBIS模型的應用功能，并且支持有損耦合的頻變傳輸線模型，可以精確預測PCB網(wǎng)絡的分布式行為。4)使用封裝數(shù)據(jù)庫進行芯片間互聯(lián)分析。AllegroPCBSI支持多板配置的系統(tǒng)分析與約束，并且提供了一種簡單的設置過程(從母板或子卡連接到芯片間)的連接配置。另外，其還支持拓撲驗證、布圖規(guī)劃和布線后驗證分析。5)S參數(shù)分析。作為所有AllegroPCBSI產(chǎn)品的一個選擇，精密集成的S參數(shù)分析工具讓工程師可以從PCB信號拓撲生成S參數(shù)(“疊層顯示到S參數(shù)顯示”)，并在SigWave中輕松而簡單描述其特性。用戶可以更改拓撲或疊層設置，進行快速的耗損預算權(quán)衡迭代分析。同時，其還能夠讓設計師將多個S參數(shù)連接為1個，支持S參數(shù)的時域仿真，并將S參數(shù)添加作為拓撲中的的一個目標，然后為整個拓撲生成S參數(shù)。此外，工程師還可以添加基于測量的Touchstone格式的S參數(shù)模型。S參數(shù)與其他互聯(lián)拓撲模型互聯(lián)結(jié)構(gòu)也可以被添加、測量或?qū)搿?)過孔的解析解模型。用戶可以迅速地創(chuàng)建精確的過孔模型(寬帶、窄帶和S參數(shù))，為單通孔、差分過孔和地/電源耦合過孔進行MGH頻率下的過孔效應仿真。過孔解析解模型可以被生成并用來進行過孔的stub分析，這樣可以解決關鍵信號網(wǎng)絡應該如何布線以及是否采用反鉆技術(shù)。AllegroPCBDesignXL使用戶能夠在PCB生產(chǎn)階段指定哪個過孔應該被反鉆。(3)源同步總線信號的分析。AllegroPCBSIXL和GXL版本提供了迅速而簡易的方式進行所有與源同步總線相關信號的布局后仿真分析。它可以縮短帶有或不帶有芯片內(nèi)建終端電阻(ODT)的源同步總線功能相關的各種配置(讀寫、運行和空閑)的仿真時間。總線信號和時鐘可以被關聯(lián)起來，并將這種關聯(lián)關系保存到設計數(shù)據(jù)庫中。用戶可以選擇僅僅進行反射分析，或者包含串擾的全面分析。AllegroPCBSI可以通過源同步總線中不同信號的用戶定義的deratingtable，為用戶提供計算建立和保持時間容限的方法。1)宏模型。宏模型讓工程師能夠更快更精確地對MGH驅(qū)動器和接收器進行建模和仿真，比起晶體管級仿真，其仿真速度可以提高20~400倍。2)通過S參數(shù)進行損耗分析。工程師可以添加基于測量的Touchstone格式的S參數(shù)模型。結(jié)合經(jīng)測量的S參數(shù)拓撲元件與提取的拓撲電路元件，用戶只要按一下鼠標就可以迅速分析通道損耗。這種集成的S參數(shù)分析環(huán)境讓用戶可以通過改變拓撲結(jié)構(gòu)迅速進行多次迭代分析。(4)約束驅(qū)動的PCB設計過程。AllegroPCBSI技術(shù)與AllegroPCBEditor設計平臺的約束管理器系統(tǒng)完美搭配。源自仿真的約束可以在SigXplorer中形成電氣約束(ECSet)。這些ECSets然后可以通過約束管理器應用到其他線路中。AllegroPCBSI、AllegroDesignEntryHDL和AllegroPCBDesign中都有約束管理器，可以讓設計師使用通過仿真和參數(shù)掃描分析建立的約束，并實現(xiàn)一個約束驅(qū)動的物理布局布線過程。1)串擾預分析表格。產(chǎn)生自AllegroPCBSI的串擾預分析表格能夠在PCB設計中實現(xiàn)更短的設計周期和更高的布線密度，還可能通過減少所需層數(shù)降低最終產(chǎn)品的成本。它讓用戶可以創(chuàng)建預估的串擾表格，使互動和自動布線避免板上的串擾問題。串擾預分析表格根據(jù)每個不同的驅(qū)動器、線間距、層間組合和仿真模式(快速、典型或慢速)等生成。通過串擾預分析表格和約束驅(qū)動的PCB布局布線方法，用戶可以通過避免串擾問題縮短其設計周期。