靜態(tài)時(shí)序分析與設(shè)計(jì)驗(yàn)證

靜態(tài)時(shí)序分析與設(shè)計(jì)驗(yàn)證靜態(tài)時(shí)序分析基礎(chǔ)靜態(tài)時(shí)序分析AlteraFPGA時(shí)序的基本概念用QuatusII進(jìn)行時(shí)序分析并查看時(shí)序分析報(bào)告在QuatusII中進(jìn)行時(shí)序約束主題2設(shè)計(jì)驗(yàn)證驗(yàn)證概念和意義Testbench的概念用QuatusII的仿真工具進(jìn)行仿真其他仿真工具主題3

靜態(tài)時(shí)序分析基礎(chǔ)時(shí)序分析概念時(shí)序分析的目的 對(duì)設(shè)計(jì)進(jìn)行時(shí)序的檢查與分析為何要進(jìn)行時(shí)序分析？器件本身固有延時(shí)互連線的延時(shí)時(shí)序分析的類型靜態(tài)時(shí)序分析–StaticTimingAnalysis

套用特定的時(shí)序模型，針對(duì)特定電路分析其是否違反設(shè)計(jì)者給定的時(shí)序限制。STA是一種窮盡分析方法,用以衡量電路性能。它提取整個(gè)電路的所有時(shí)序路徑,通過計(jì)算信號(hào)沿在路徑上的延遲傳播找出違背時(shí)序約束的錯(cuò)誤,主要是檢查建立時(shí)間和保持時(shí)間是否滿足要求,而它們又分別通過對(duì)最大路徑延遲和最小路徑延遲的分析得到。靜態(tài)時(shí)序分析的方法不依賴于激勵(lì),且可以窮盡所有路徑,運(yùn)行速度很快,占用內(nèi)存很少動(dòng)態(tài)時(shí)序分析–DynamicTimingAnalysis 主要指的是門級(jí)仿真，這種方法主要應(yīng)用在異步邏輯、多周期路徑、錯(cuò)誤路徑的驗(yàn)證,根據(jù)輸入信號(hào)的向量進(jìn)行動(dòng)態(tài)的時(shí)序驗(yàn)證，6靜態(tài)時(shí)序分析衡量電路性能的分析技術(shù)對(duì)所有的時(shí)序路徑進(jìn)行檢查計(jì)算信號(hào)沿在路徑上的延遲不依賴于激勵(lì)由軟件執(zhí)行7靜態(tài)時(shí)序分析的對(duì)象分析的路徑時(shí)鐘分析寄存器的建立/保持時(shí)序分析輸入輸出延時(shí)節(jié)點(diǎn)與節(jié)點(diǎn)間的延時(shí)不同廠家的器件的分析路徑會(huì)略有不同8時(shí)序模型TimingModels不同的器件有的不同的時(shí)序模型FPGA廠家提供時(shí)序模型進(jìn)行路徑延時(shí)的估計(jì)9時(shí)序約束規(guī)范設(shè)計(jì)的時(shí)序行為，表達(dá)設(shè)計(jì)者期望滿足的時(shí)序條件，指導(dǎo)綜合、布局布線-過緊的時(shí)序約束會(huì)延長(zhǎng)編譯時(shí)間

-不合理的約束可能會(huì)使工具停止工作-利用時(shí)序分析報(bào)告來判斷約束是否可行在設(shè)計(jì)實(shí)現(xiàn)后，查看布局布線后靜態(tài)時(shí)序報(bào)告判斷是否達(dá)到預(yù)定的性能目標(biāo)

-如果約束未滿足，利用時(shí)序報(bào)告確定原因10為何要進(jìn)行時(shí)序約束？設(shè)計(jì)工具不能自動(dòng)實(shí)現(xiàn)獲得最佳速度的布局和布線方式，因此需要用戶設(shè)定性能目標(biāo)，讓工具去實(shí)現(xiàn)用戶設(shè)定的性能目標(biāo)由時(shí)序約束體現(xiàn)

-時(shí)序約束提高設(shè)計(jì)性能的途徑是將邏輯盡可能放的近，從而使用盡可能短的布線資源11時(shí)序收斂在設(shè)計(jì)的過程中，為了達(dá)到時(shí)序要求，前端綜合與后端的布局布線過程是反復(fù)的時(shí)序在反復(fù)中延時(shí)逐漸變小，從而滿足設(shè)計(jì)要求，這一個(gè)過程稱為時(shí)序收斂-通過對(duì)綜合工具設(shè)置-采用合適的優(yōu)化技術(shù)-修改布局布線可以通過上述方式達(dá)到時(shí)序收斂12

AlteraFPGA時(shí)序分析

的基本概念D觸發(fā)器的時(shí)序概念建立時(shí)間（setuptime）是指在觸發(fā)器的時(shí)鐘信號(hào)上升沿到來以前，數(shù)據(jù)穩(wěn)定不變的時(shí)間，如果建立時(shí)間不夠，數(shù)據(jù)將不能在這個(gè)時(shí)鐘上升沿被打入觸發(fā)器；保持時(shí)間（holdtime）是指在觸發(fā)器的時(shí)鐘信號(hào)上升沿到來以后，數(shù)據(jù)穩(wěn)定不變的時(shí)間，如果保持時(shí)間不夠，數(shù)據(jù)同樣不能被打入觸發(fā)器。

數(shù)據(jù)穩(wěn)定傳輸必須滿足建立和保持時(shí)間的要求，在某些情況下，建立時(shí)間和保持時(shí)間的值可以為零。

PLD開發(fā)軟件可以自動(dòng)計(jì)算兩個(gè)相關(guān)輸入的建立和保持時(shí)間

14時(shí)序違例亞穩(wěn)態(tài)： 是指觸發(fā)器無(wú)法在某個(gè)規(guī)定時(shí)間段內(nèi)達(dá)到一個(gè)可確認(rèn)的狀態(tài)。當(dāng)一個(gè)觸發(fā)器進(jìn)入亞穩(wěn)態(tài)時(shí)，既無(wú)法預(yù)測(cè)該單元的輸出電平，也無(wú)法預(yù)測(cè)何時(shí)輸出才能穩(wěn)定在某個(gè)正確的電平上。在這個(gè)穩(wěn)定期間，觸發(fā)器輸出一些中間級(jí)電平，或者可能處于振蕩狀態(tài)。時(shí)序違例是指時(shí)間不滿足觸發(fā)器的建立保持條件，會(huì)導(dǎo)致亞穩(wěn)態(tài)的傳播：會(huì)使這種無(wú)用的輸出電平可以沿信號(hào)通道上的各個(gè)觸發(fā)器級(jí)聯(lián)式傳播下去對(duì)任何一種觸發(fā)器，在時(shí)鐘觸發(fā)沿前后的一個(gè)小時(shí)間窗口內(nèi)，輸入信號(hào)必須穩(wěn)定。15

INCLKOUT靜態(tài)時(shí)序分析的原則Everypathhasastartpointandanendpoint:

StartPoints: EndPoints:只分析四種類型的時(shí)序路徑

InputportsClockpins

OutputportsDatainputpinsofsequentialdevicesDQclkDQclkcombinationaldelays****16AlteraPLD時(shí)序分析的基本概念ClocksetupClockholdTsu

Th

TcoInputMaximumdelayOutputMaximumdelayInputminimumdelayOutputminimumdelay17ClockPeriod =Clock-to-Out+DataDelay+SetupTime-ClockSkew =tco+B+tsu-(E-C)

fmax =1/ClockPeriodBCtcotsuE

ClockPeriodClockSetup(fmax)Worst-CaseClockFrequency在不違反內(nèi)部建立(tsu)和保持(th)時(shí)間要求下可以達(dá)到的最大時(shí)鐘頻率18fmaxAnalysisDetailsDataDelay(B)SourceRegisterClockDelay(C)SetupTime(tsu)BCtcotsuE

ClockPeriodDestinationRegisterClockDelay(E)ClocktoOutput(tco)10.384ns+7.445ns+0.180ns-0.000ns=124.86MHzMessagesWindow(SystemTab)inQuartusII19ClockHoldAnalysisChecksInternalRegister-RegisterTimingReportOccursWhenHoldViolationsOccurResultsWhenDataDelay(B)isLessthanClockSkew(E-C)Non-GlobalClockRoutingGatedClocksBCtcotsuE

ClockPeriodECDataE-Cthtco+B20I/OSetup(tsu)&Hold(th)AnalysesClockdelaytsu

thDatadelaytsu=datadelay-clockdelay+intrinsictsuintrinsictsu&holdth=clockdelay-datadelay+intrinsicth21例：同時(shí)鐘域的兩個(gè)器件間的tsu/th時(shí)序關(guān)系tsuA≤

TCLK-tcoB

-boarddelaythA

≤tcoB

+boarddelayAtcothChipAChipBBoardDelayInputDelaytSUACLKCLK22I/OClock-to-OutputAnalysis(tco)DatadelaytcoClockdelayclockdelay+intrinsictco+datadelay=tcointrinsictco23例：同時(shí)鐘域的兩個(gè)器件間的tco時(shí)序關(guān)系tcoA

≤Tclk

–

BoradDelay-tsuBBtcotsuChipAChipBBoardDelaytcoACLKCLKtsuB24InputMaximumDelayMaximumDelayfromExternalDevicetoAlteraI/ORepresentsExternalDevicetco+BoardDelayConstrainsRegisteredInputPath(tsu)AtcotsuAlteraDeviceExternalDeviceBoardDelaytsuA

≤

tCLK–InputMaximumDelayInputMaximumDelaytsuACLKCLK25InputMinimumDelayMinimumDelayfromExternalDevicetoAlteraI/ORepresentsExternalDevicetco+BoardDelayConstrainsRegisteredInputPath(th)AtcothAlteraDeviceExternalDeviceBoardDelaythA

≤

InputMinimumDelayInputMinimumDelaythACLKCLK26OutputMaximumDelayMaximumDelayfromAlteraI/OtoExternalDeviceRepresentsExternalDevicetsu+BoardDelayConstrainsRegisteredOutputPath(Max.tco)BtcotsuAlteraDeviceExternalDeviceBoardDelaytcoB

≤

tCLK-OutputMaximumDelaytcoOutputMaximumDelayCLKCLK27OutputMinimumDelayMinimumDelayfromAlteraI/OtoExternalDeviceRepresentsExternalDeviceth-BoardDelayConstrainsRegisteredOutputPath(Min.tco)BtcothAlteraDeviceExternalDeviceBoardDelaytcoB

≥

OutputMinimumDelaytcoOutputMinimumDelayCLKCLK28

用QuatusII進(jìn)行時(shí)序分析

并查看時(shí)序分析報(bào)告運(yùn)行時(shí)序分析TimingAnalysis自動(dòng)進(jìn)行時(shí)序分析UseFullCompilation手動(dòng)進(jìn)行時(shí)序分析Processing菜單StartStartTimingAnalysisTclScriptsUses更換器件速度等級(jí)將延時(shí)信息反標(biāo)注到網(wǎng)表中30報(bào)告時(shí)序分析結(jié)果編譯報(bào)告中有時(shí)序分析器的分析結(jié)果報(bào)告Summary TimingAnalysesClockSetup(fmax)ClockHoldtsu(InputSetupTimes)th(InputHoldTimes)tco(ClocktoOutDelays)tpd(組合邏輯的管腳到管腳的延時(shí))31單時(shí)鐘分析每次執(zhí)行全編譯時(shí)自動(dòng)分析如果沒有做任何約束會(huì)自動(dòng)檢查時(shí)鐘分析內(nèi)容ClockSetup&HoldInputPinSetup/HoldTimeOutputPinClock-to-OutputTime32SelectClockSetupWorstfmaxFmaxValuesAreListedinAscendingOrder;WorstFmaxIsListedontheTopSource,DestinationRegisters&AssociatedFmaxValuesClockSetup(fmax)報(bào)告表33fmax

分析Highlight,Right-ClickMouse&SelectListPaths進(jìn)一步分析路徑SimilarStepsforAllTimingPathAnalysisinQuartusII34Right-Click&SelectLocateLocateDelayPathinFloorplanNotes:MayAlsoLocatetoFloorplanfromMessageWindowUseSimilarProcedureforAllTimingPathAnalysisCompilationReport35LocateDelayPathinFloorplan3.807nsIstheTotalPathDelay36LocateDelayinTechnologyViewerTotaldelay:3.807ns37HoldTimeViolationsTableNotOperational:ClockSkew>DataDelayDiscoverInternalHoldTimeIssuesbeforeSimulationListPathsWindow38I/O時(shí)序分析器ClockNameSelectParameterPinNametsu,tco,thWillAllShowupintheTimingAnalyzerReportValueNote:TimingAnalysisoftpdissimilarRegisterName39

用QuatusII進(jìn)行時(shí)序約束

進(jìn)行時(shí)序約束非常重要!!對(duì)設(shè)計(jì)有決定性的影響用時(shí)序約束來為設(shè)計(jì)詳細(xì)指定所有的時(shí)序需求布線器按時(shí)序約束來布局布線，會(huì)在最差的路徑上作最大的努力若時(shí)序不滿足，以紅色字體報(bào)告出來類型內(nèi)部節(jié)點(diǎn)的約束&外部I/O的約束

最小約束&最大約束進(jìn)行全局約束或者單個(gè)約束推薦單個(gè)約束41Slack的概念和計(jì)算方法slack指時(shí)間的富余量：實(shí)際時(shí)間與必要時(shí)間的差只有進(jìn)行了時(shí)序約束，才會(huì)在報(bào)告中顯示slack的值PositiveSlackTimingRequirementMet(BLACK)NegativeSlackTimingRequirementNotMet(RED)42SlackEquations(Setup)Slack=LargestRequiredTime-LongestActualTimeRequiredTime=ClockSetup-tco-tsu+(clk’-clk)ActualTime=DataDelaylaunchedgeclkclk’capturingedgeClockSetupclktcotsuCombinatorialLogicclk’Register1Register2datadelay43SlackEquations(Hold)launchedgeclkclk’holdedgeClockHoldclktcothCombinatorialLogicclk’Register1Register2datadelaySlack=ShortestActualTime-SmallestRequiredTimeActualTime=DataDelayRequiredTime=ClockHold-tco+th+(clk’-clk)44TimingAssignmentsExamplesfmaxTimingAssignmentValuesAreBLACK,BecauseActualfmaxExceedstheRequiredfmaxtSUtimingassignmentValuesAreREDBecauseActualtSUFallsbelowRequiredtSU45時(shí)序約束基本約束單時(shí)鐘、多時(shí)鐘的約束有關(guān)I/O的約束InputMinimum/MaximumDelayOutputMinimum/MaximumDelay高級(jí)約束ClockUncertaintyClockLatencyMaximumClock/DataArrivalSkewMulti-Cycle46ForDesignswithMultipleAsynchronousClocks,EnterRequiredFmaxforEachIndividualClockGlobalClockAssignmentforaSingleClockDesignAssignmentsSettingsTimingRequirements&Options對(duì)單個(gè)時(shí)鐘進(jìn)行約束47AsynchronousGlobalClocks48分析同源時(shí)鐘使能跨時(shí)鐘域的路徑分析缺省設(shè)置為不分析EstablishesNewClockSetup&RequiredTime根據(jù)兩個(gè)時(shí)鐘信號(hào)的關(guān)系來判斷是否分析當(dāng)時(shí)鐘出自同一PLL時(shí)使自動(dòng)使能該項(xiàng)分析clk1tcotsuclk2capturingedgelaunchingedgeclk1clk2dataRegister1Register249DerivedClocksEnterNameofDerivedClockSettingSelectClockSettingonwhichThisDerivedClockIsBasedClickonDerivedClockRequirementsClickNewtoAddNewSettingEnterNameofDerivedClockNode50

設(shè)計(jì)驗(yàn)證設(shè)計(jì)驗(yàn)證的概念檢驗(yàn)ASIC、FPGA等設(shè)計(jì)的功能和時(shí)序是否滿足要求，以保證功能的正確實(shí)現(xiàn)驗(yàn)證方式驗(yàn)證方法+驗(yàn)證工具一般采用邏輯仿真的方式來驗(yàn)證功能和時(shí)序需要仿真工具需要輸入向量作為激勵(lì)52Testbench的概念由軟件語(yǔ)言編寫的測(cè)試平臺(tái)程序描述端口和激勵(lì)信號(hào)53QuartusII支持的仿真方式QuartusIIVWF(VectorWaveformFile)PrimaryGraphicalWaveformFileVEC(VectorFile)Text-BasedInputFileSCF(SimulatorChannelFile)MAX+PLUSIIGraphicalWaveformFileTBL(TableFile)Text-BasedOutputFilefromQuartusIIorMAX+PLUSIITcl/TKScripting3rd仿真工具Verilog/VHDLTestbench54QuartusII仿真工具的特性把VWF文件自動(dòng)變成HDLTestbench能產(chǎn)生HDLTestbench

模板支持?jǐn)帱c(diǎn)仿真自動(dòng)執(zhí)行自動(dòng)把輸出管腳加入輸出波形文件仿真結(jié)束后自動(dòng)檢查輸出55Simulator的設(shè)置模式輸入文件仿真時(shí)間選項(xiàng)AssignmentsSettingsSimulator56Simulator的模式功能仿真Type:RTLUsesPre-SynthesisNetlist時(shí)序仿真Type:Gate-LevelorPost-Place&RouteUsesFullyCompiledNetlist57Simulator的輸入&時(shí)間設(shè)置用于描述激勵(lì)信號(hào)&仿真時(shí)間EnterEndTimeRunSimulationuntilEndofStimulusFileSpecifyStimulusFile58Simulator選項(xiàng)ReportsSetup&HoldViolationsMonitors&ReportsSimulationforGlitchesReportsToggleRatioComparesSimulationOutputstoOutputsinStimulusFileAutomaticallyAddOutputPinstoSimulationGeneratesSignalActivityFileforPowerPlayPowerAnalyzer59建立VectorWaveform文件SelectFileNewVectorWaveformFile(OtherFiles

Tab)60加入節(jié)點(diǎn)SelectInsertNodeorBus(EditMenu)VWFMustBeOpenUseNodeFinder61說明結(jié)束時(shí)間MaximumLengthofSimulationTimeEditMenu62InsertTimeBarsTimeBarSpecifyTimeBarSetMasterTimeBarSetOneTimeBarasMasterInsertOtherTimeBarsRelativetoMasterAbsolute63畫出激勵(lì)波形選中要改變的波形選擇波形值，覆蓋原來的波形OverwriteValueToolbarShortcutsHighlightWaveform64波形描述1 = Forcing‘1’0 = Forcing‘0’X = ForcingUnknownU = UninitializedZ = HighImpedanceH = Weak‘1’L = Weak‘0’W = WeakUnknownDC = Don’tCare65把VWF文件轉(zhuǎn)換成HDLTestbench把波形輸入到TestbenchGenerator66Testbench

模板生成產(chǎn)生HDLTestbenchTemplateUserInsertsTestStimulus67執(zhí)行功能仿真之前要生成功能仿真網(wǎng)表執(zhí)行GenerateFunctionalSimulationNetlist

(ProcessingMenu)CreatesPre-SynthesisNetlistFailsSimulationifNotPerformed68開始仿真ProcessingMenuStartSimulationScripting69仿真報(bào)告DisplaysSimulationResultWaveformViewSimulationWaveformResultWaveform70比較波形選擇要比較的波形(ViewMenu)SimulationWavef