第5章 存儲器系統(tǒng)

第五章

存儲器系統(tǒng)5.1存儲器件的分類（掌握）按存儲介質(zhì)分類按讀寫策略分類5.2半導體存儲芯片的基本結(jié)構(gòu)與性能指標（掌握）隨機存取存儲器只讀存儲器存儲器芯片的性能指標5.3存儲系統(tǒng)的層次結(jié)構(gòu)（掌握）P40-P41,P156存儲系統(tǒng)的分層管理虛擬存儲器與地址映射

現(xiàn)代計算機的多層次存儲體系5.4主存儲器設計技術(shù)（掌握）存儲芯片選型存儲芯片的組織形式地址譯碼技術(shù)

存儲器接口設計設計5.1.1存儲介質(zhì)分類（價格、容量、速度）雙極型TTL：

MOS型掩膜ROM

一次性可編程PROM紫外線可擦除EPROM電可擦除E2PROM快閃存儲器FLASH易失性存儲器RAM非易失性存儲器NVM靜態(tài)SRAM：動態(tài)DRAM：存取速度快，但集成度低，一般用于大型計算機或高速微機的Cache；速度較快，集成度較低，一般用于對速度要求高、而容量不大的場合（Cache）。集成度較高但存取速度較低，一般用于需較大容量的場合(主存):DDR,DR,CDRAM。半導體存儲器磁介質(zhì)存儲器磁帶、軟磁盤、硬磁盤（DA、RAID）光介質(zhì)存儲器只讀型、一次寫入型、多次寫入型一.數(shù)據(jù)傳送方式并行存儲器(ParallelMemory)串行存儲器(SerialMemory)：適用于便攜式設備二.數(shù)據(jù)存取(讀寫)順序

隨機存取（直接存?。?-cache和內(nèi)存可按地址隨機訪問；訪問時間與地址無關(guān)；順序存取

--磁帶先進先出(FIFO)的存儲原則隊列(小容量順序存儲器，用于緩沖數(shù)據(jù)）堆棧存儲先進后出(FILO)/后進先出(LIFO)；向下生成和向上生成；堆?；刂芳拇嫫鱏S、堆棧指針SP；5.1.2讀寫策略分類3/42堆棧簡介(P35、P139、P263）堆棧的訪問方式是“后進先出”實現(xiàn)方法是在內(nèi)存中開辟一個存儲區(qū)域，數(shù)據(jù)按順序存入（“push”）這個區(qū)域之中。數(shù)據(jù)存入過程叫做“壓?！保褩Ｖ甘酒鱏P指向最后壓入堆棧的數(shù)據(jù)所在的數(shù)據(jù)單元。在壓棧的過程中，每壓入一個數(shù)據(jù)，就放在和前一個單元相連的后面一個單元中，堆棧指示器中的地址自動加N（N為數(shù)據(jù)單元長度）。讀取這些數(shù)據(jù)時，按照SP中的地址讀取數(shù)據(jù)，然后堆棧指示器中的地址數(shù)自動減N。這個過程叫做“彈出pop”。如此就實現(xiàn)了后進先出的原則。

函數(shù)的調(diào)用在計算機中是用堆棧實現(xiàn)的1號球2號球3號球4號球5號球特點：1號球最先放入，最后取出；5號球最后放入，最先取出；堆棧的生成方式2023/2/35/545.2半導體存儲器的基本結(jié)構(gòu)和性能指標馮.諾依曼結(jié)構(gòu)中的存儲器是指現(xiàn)代計算機中的主存,磁盤和光盤屬于輸入輸出設備RAM常用于動態(tài)改變的數(shù)據(jù)或動態(tài)加載的程序,ROM常用于存儲程序代碼(微碼CPU),RAM和ROM都是隨機訪問RAM芯片內(nèi)部包括存儲矩陣(存儲體)和片內(nèi)讀寫控制電路存儲矩陣由多個基本存儲單元組成,每個基本單元用來存儲1位的二進制信息,一般排列為矩陣方式,其大小即容量片內(nèi)控制電路包括片內(nèi)地址譯碼,片內(nèi)數(shù)據(jù)緩沖器,片內(nèi)存儲邏輯控制(存儲器訪問方法)SRAM完全由晶體管實現(xiàn),其基本存儲單元是雙穩(wěn)態(tài)電路,存儲的信息由雙穩(wěn)態(tài)電路的邏輯狀態(tài)表征DRAM使用晶體管和電容實現(xiàn),存儲的信息由電容上的電位表征,電量大于50%表示”1”,小于50%表示”0”5.2.1靜態(tài)RAM的六管基本存儲單元集成度低，但速度快，價格高，常用做Cache。T1和T2組成一個雙穩(wěn)態(tài)觸發(fā)器，用于保存數(shù)據(jù)。T3和T4為負載管。如A點為數(shù)據(jù)D，則B點為數(shù)據(jù)/D。T1T2ABT3T4+5VT5T6行選擇線有效（高電平）時，A、B處的數(shù)據(jù)信息通過門控管T5和T6送至C、D點。行選擇線CD列選擇線T7T8I/OI/O列選擇線有效（高電平）時，C、D處的數(shù)據(jù)信息通過門控管T7和T8送至芯片的數(shù)據(jù)引腳I/O。2023/2/37/54動態(tài)RAM的單管基本存儲單元集成度高，但速度較慢，價格低，一般用作主存。行選擇線T1B存儲電容CA列選擇線T2I/O電容上存有較多電荷時，表示存儲數(shù)據(jù)A為邏輯1；行選擇線有效時，數(shù)據(jù)通過T1送至B處；列選擇線有效時，數(shù)據(jù)通過T2送至芯片的數(shù)據(jù)引腳I/O；為防止存儲電容C放電導致數(shù)據(jù)丟失，必須定時進行刷新；動態(tài)刷新時行選擇線有效，而列選擇線無效。（刷新是逐行進行的。）刷新放大器2023/2/38/54讀寫控制邏輯R/WCE數(shù)據(jù)緩沖器（三態(tài)雙向）d0d1dN-1…D0D1DN-1…單譯碼RAM芯片的組成與結(jié)構(gòu)該RAM芯片外部共有地址線m根，數(shù)據(jù)線N根；該類芯片內(nèi)部采用單譯碼（字譯碼）方式，基本存儲單元排列成M*N的長方矩陣，且有M=2m的關(guān)系成立；字線0字線M-10,00,N-1M-1,0M-1,N-1……………地址譯碼器a0a1aM-1……A0A1Am-1地址寄存器……D0DN-1位線0位線N-1存儲芯片容量標為“M*N”（bit）D0DN-1地址線數(shù)據(jù)線控制線2023/2/39/54雙譯碼RAM芯片的組成與結(jié)構(gòu)該RAM芯片外部共有地址線2n根，數(shù)據(jù)線1根；該類芯片內(nèi)部一般采用雙譯碼（復合譯碼、重合選擇）方式，基本存儲單元排列成N*N的正方矩陣，且有N

=2n,M=N*N=22n

的關(guān)系成立；0,00,N-1N-1,0N-1,N-1………D0D0DN-1DN-1…Y0YN-1Y地址譯碼器Y地址寄存器……AnAn+1A2n-1X地址譯碼器X0X1XN-1……A0A1An-1X地址寄存器…DD數(shù)據(jù)緩沖器（三態(tài)雙向）D0讀寫控制存儲芯片容量標為“M*1”（bit）數(shù)據(jù)線控制線地址線2023/2/310/54靜態(tài)RAM芯片的引腳特性從三總線的角度看：1.地址線數(shù)目A、數(shù)據(jù)線數(shù)目D與芯片容量（M×N）直接相關(guān)：2A=MD=N2.控制信號應包括：片選信號和讀/寫信號所以，6264容量：

213×8＝8K×8=64Kbit可見6264為RAM芯片711/422023/2/311/54產(chǎn)品出廠時存的全是1或0，用戶可一次性寫入(將將熔絲燒斷)，即把某些位翻轉(zhuǎn)。但只能一次編程寫，多次讀取。

存儲單元多采用熔絲－低熔點金屬或多晶硅。寫入時設法在熔絲上通入較大的電流將熔絲燒斷。編程時VCC和字線電壓提高5.2.2可編程只讀存儲器PROM2023/2/312/54紫外線可擦除ROM(UVEPROM)擦除：用紫外線或X射線擦除。需20~30分鐘。缺點：需要兩個MOS管；編程電壓偏高；P溝道管的開關(guān)速度低。

浮柵上電荷可長期保存在125℃環(huán)境溫度下，70%的電荷能保存10年以上。2023/2/313/54寫入（寫0）擦除（寫1）讀出

特點：擦除和寫入均利用隧道效應。浮柵與漏區(qū)間的氧化物層極?。?0納米以下），稱為隧道區(qū)。當隧道區(qū)電場大于107V/cm時隧道區(qū)雙向?qū)āｋ娍刹脸腞OM(EEPROM)2023/2/314/54快閃存儲器(FlashMemory)

（1）寫入利用雪崩注入法。源極接地；漏極接6V；控制柵12V脈沖，寬10s。

（2）擦除用隧道效應。控制柵接地；源極接12V脈沖，寬為100ms。因為片內(nèi)所有疊柵管的源極都連在一起，所以一個脈沖就可擦除全部單元。

（3）讀出：源極接地，字線為5V邏輯高電平。2023/2/315/54可讀可寫，即有ROM的工作原理，也有RAM的讀寫特點5.2.3半導體存儲芯片的主要技術(shù)指標存儲容量：M*N(bit)存取速度功耗可靠性存儲器帶寬工作電源電壓、工作溫度范圍、可編程存儲器的編程次數(shù)、成本

注意存儲器的容量以字節(jié)（B）為單位，而存儲芯片的容量以位（b）為單位。1.存取時間2.存取周期3.數(shù)據(jù)傳輸速率可用平均故障間隔時間來衡量以mW/芯片或μW/單元為單位2023/2/316/54存儲容量單位1kilobyteKB=1000(103)Byte1megabyteMB=1000000(106)Byte1gigabyteGB=1000000000(109)Byte1terabyteTB=1000000000000(1012)Byte1petabytePB=1000000000000000(1015)Byte1exabyteEB=1000000000000000000(1018)Byte1zettabyteZB=1000000000000000000000(1021)Byte1yottabyteYB=1000000000000000000000000(1024)Byte1nonabyteNB=1000000000000000000000000000(1027)Byte1doggabyteDB=1000000000000000000000000000000(1030)Byte23.32=10210220230……存儲器標示容量和實際容量不一致問題5.4主存儲器設計技術(shù)

確定類型根據(jù)不同應用場合的特點確定采用何種類型的芯片，如考慮選用SRAM還是DRAM，是否需要E2PROM、FLASH等等；確定具體型號及數(shù)量根據(jù)容量、價格、速度、功耗等要求確定芯片的具體型號和數(shù)量

顯然，芯片的種類和數(shù)量應越少越好；在芯片數(shù)量相同的情況下應考慮總線的負載能力和系統(tǒng)連接的復雜性。內(nèi)（主）存儲器的基本結(jié)構(gòu)存儲芯片存儲模塊主存儲器

進行位擴展以實現(xiàn)按字節(jié)編址的結(jié)構(gòu)

進行字擴展以滿足總?cè)萘康囊蟠鎯w、地址譯碼、數(shù)據(jù)緩沖和讀寫控制

位擴展：因每個字的位數(shù)不夠而擴展數(shù)據(jù)輸出線的數(shù)目；

字擴展：因總的字數(shù)不夠而擴展地址輸入線的數(shù)目，所以也稱

為地址擴展；并行存儲器、多端口存儲器、相聯(lián)存儲器等2023/2/319/54計算機系統(tǒng)通常用多個存儲芯片按一定規(guī)則互連擴充為主存（主存容量以字節(jié)為單位，而存儲芯片的容量以位為單位）N*M位的存儲芯片如果M小于主存的數(shù)據(jù)總線寬度時，

則需要位擴展；在位數(shù)滿足要求的情況下，如果N小于計算機系統(tǒng)的主存容量，則進行字擴展存儲模塊結(jié)構(gòu)存儲芯片互連問題：現(xiàn)需要構(gòu)建8位數(shù)據(jù)總線，容量為64KB的存儲器，分別用如下三種存儲芯片：64K×1bit、8K×8bit、16K×4bit組成，如何實現(xiàn)？地址線條數(shù)與尋址范圍地址線數(shù)尋址能力尋址范圍二進制表示120~10，1240~300,01，10，11380~7000,001,010,011,100,101,110,111101K0~210-100,0000,0000~11,1111,1111201M0~220-10000,0000,0000,0000,0000~1111,1111,1111,1111,1111301G0~230-1324G0~232-1存儲芯片擴展

（構(gòu)建8位數(shù)據(jù)總線，容量為64KB的存儲器）⑧64K*1I/O⑦64K*1I/O⑥64K*1I/O⑤64K*1I/O④64K*1I/O③64K*1I/O②64K*1I/O①64K*1I/OA0~A15R/WCSD0D7…等效為64K*8A0~A15D0~D7R/WCS用64K×1bit的芯片擴展實現(xiàn)64KB存儲器

進行位擴展時，模塊中所有芯片的地址線和控制線互連形成整個模塊的地址線和控制線，而各芯片的數(shù)據(jù)線并列（位線擴展）形成整個模塊的數(shù)據(jù)線（8bit寬度）。

22/42存儲芯片的字擴展用8K×8bit的芯片擴展實現(xiàn)64KB存儲器64K*8A0~A15D0~D7R/WCS等效為A0~A12R/WD0~D7⑧64K*1D0~7⑦64K*1D0~7⑥64K*1D0~7⑤64K*1D0~7④64K*1D0~7③64K*1D0~7②64K*1D0~7CS1①8K*8D0~7CS3-8譯碼器Y0Y1Y7………A13

A14

A15

進行字擴展時，模塊中所有芯片的地址線、控制線和數(shù)據(jù)線互連形成整個模塊的低位地址線、控制線和數(shù)據(jù)線

，CPU的高位地址線（擴展的字線）被用來譯碼以形成對各個芯片的選擇線——片選線。

23/42存儲芯片的字、位同時擴展用16K×4bit的芯片擴展實現(xiàn)64KB存儲器16K*416K*4A0~A13R/WD0~D3D4~D72－4譯碼器A15A14CS64K*8A0~A15D0~D7R/WCS等效為16K*416K*416K*416K*416K*416K*4

首先對芯片分組進行位擴展

其次設計個芯片組的片選進行字擴展，以滿足容量要求；如果要求存儲器的數(shù)據(jù)總線寬度分別為16位、32位、64位，應該怎么做？若要求擴展64K容量的內(nèi)存，以下幾種選擇哪種最優(yōu)？

64K*1的芯片數(shù)量N＝(64K*8)/(64K*1)＝1*8片;8K*8的芯片數(shù)量N＝(64K*8)/(8K*8)＝8*1片；

16K*4的芯片數(shù)量N＝(64K*8)/(16K*4)＝4*2片；

從總線的負載和系統(tǒng)連接的復雜性來看，第一種選擇較好。并行

存儲器特殊存儲器組織方式4體交叉存儲器片選及字選譯碼有什么特點？在教材圖5-37（b）所示的低位多體交叉存儲器中，若處理器要訪問的字地址為以下十進制數(shù)值，試問該存儲器比單體存儲器的平均訪問速率提高多少(忽略初啟時的延時)？(a)1，2，3，4，…，100(b)2，4，6，8，…，200(c)3，6，9，12，…，3002023/2/328/54（a）4個存儲體訪問可以交叉進行，訪問速率可達到單體存儲器的4倍。（b）2個存儲體訪問可以交叉進行，訪問速率可達到單體存儲器的2倍。（c）4個存儲體訪問可以交叉進行，訪問速率可達到單體存儲器的4倍。雙端口存儲器（資源共享的實例）當端口地址不同時，讀寫不會發(fā)生沖突；當端口地址相同時，需要仲裁電路決定存取優(yōu)先級相聯(lián)(聯(lián)想)存儲器–內(nèi)容尋址5.4.3兩級物理地址譯碼方案讀/寫控制信號、數(shù)據(jù)寬度指示信號、傳送方式指示信號，等假設某系統(tǒng)地址總線寬度為20bit，現(xiàn)需要將0C0000H~0CFFFFH地址范圍劃分為8個同樣大小的地址空間，提供給總線上的8個模塊，試設計相應的譯碼電路。模塊A19~A16A15A14A13A12~A0地址空間(范圍)①11000001111111111111~00000000000000C1FFFH~0C0000H②11000011111111111111~00000000000000C3FFFH~0C2000H③11000101111111111111~00000000000000C5FFFH~0C4000H④11000111111111111111~00000000000000C7FFFH~0C6000H⑤11001001111111111111~00000000000000C9FFFH~0C8000H⑥11001011111111111111~00000000000000CBFFFH~0CA000H⑦11001101111111111111~00000000000000CDFFFH~0CC000H⑧11001111111111111111~00000000000000CFFFFH~0CE000H全譯碼電路的實現(xiàn)線譯碼方式需較多選擇線，且同樣存在地址重疊，且模塊地址不連續(xù)。A19~A13A12~A0地址空間(范圍)①00000011111111111111~0000000000000？②00000101111111111111~0000000000000？③00001001111111111111~0000000000000？……⑦10000001111111111111~0000000000000？思考：試寫出各芯片占用的地址空間。*三種譯碼方式的比較全譯碼

系統(tǒng)所有地址線全部都應該參與譯碼：低段地址線應直接接在存儲芯片上，尋址模塊內(nèi)單元中段地址線譯碼后產(chǎn)生存儲芯片的片選信號以區(qū)分不同模塊高段地址線可用作譯碼芯片的使能控制部分譯碼

高段地址信號不參與譯碼，會造成地址空間的重疊及不連續(xù)線譯碼

電路結(jié)構(gòu)簡單，但系統(tǒng)必須保證參與片選的地址線不能同時為有效電平同部分譯碼法一樣，因為有地址信號不參與譯碼，也存在地址重疊及不連續(xù)的問題74LS1383-8譯碼器218HAY0BY1CY2G1Y3Y4G2AY5Y6G2BY700010&A3A4A5+5VA6A7A8A9AENIORIOW&端口譯碼電路練習:分析圖中74LS138各輸出端的譯碼

地址范圍。2023/2/336/54設計一個地址譯碼電路，要求模塊內(nèi)占用地址數(shù)為4,該模塊地址在1000H~13DFH范圍內(nèi)可選,A15~A10A9~A2A1~A0模塊地址空間0001,0000,0000,0011~001000H~1003H00,0000,011004H~1007H…………11,1101,1113DCH~13DFH37/42*內(nèi)存儲器與并行總線的接口另外，可能還需要考慮微處理器的時序匹配問題。地址譯碼RD/WR片選控制IO//M一、數(shù)據(jù)線：如果考慮總線負載問題，可加接數(shù)據(jù)收發(fā)器。二、讀寫控制線：考慮有效電平。字選：系統(tǒng)地址總線中的低位地址線直接與各存儲芯片的地址線連接。 所需低位地址線的數(shù)目N與存儲芯片容量L的關(guān)系：L＝2N。片選：系統(tǒng)地址總線中余下的高位地址線經(jīng)譯碼后用做不同存儲芯片 的片選。通常IO//M信號也參與片選譯碼。三、地址線：字選＋片選。通常都由多片存儲芯片構(gòu)成38/422023/2/338/54總線隔離技術(shù)2023/2/339/32總線上數(shù)據(jù)與地址線分離時的時序示例DB0～n地址輸出數(shù)據(jù)有效數(shù)據(jù)采樣R/WAB0～N

DB0～n

AB0～NA0～NCSR/WR/W存儲器總線D0～n2023/2/340/54總線上數(shù)據(jù)與地址線復用時的時序示例ALE地址鎖存地址鎖存地址輸出數(shù)據(jù)有效地址輸出數(shù)據(jù)有效AD0～n數(shù)據(jù)采樣數(shù)據(jù)采樣R/W總線

AD0～n

ALER/WD0～nA0～nR/W存儲器Di

QiG地址鎖存器2023/2/341/54價格、存儲容量、存取速度5.3存儲器分層結(jié)構(gòu)（P40-P41,P156）一.設計目標整個存儲系統(tǒng)速度接近M1而價格和容量接近Mn二.操作策略映像規(guī)則：用于確定一個新的塊（頁）被調(diào)入本級存儲器時應放在什么位置上。查找規(guī)則：用于確定需要的塊（頁）是否存在本級存儲器中以及如何查找。替換規(guī)則：用于確定本級存儲器不命中且已滿時應替換哪一塊（頁）。寫規(guī)則：用于確定寫數(shù)據(jù)時應進行的操作。*虛擬內(nèi)存虛擬內(nèi)存的需求背景

一個程序要被執(zhí)行，需要將它全部放入內(nèi)存中，cpu才能訪問，如果程序容量大于物理內(nèi)存容量則不能執(zhí)行方法使用輔助存儲器(容量大)作為虛擬內(nèi)存，達到增大物理內(nèi)存容量技術(shù)支持硬件支持：由MMU自動完成活動程序段的調(diào)度操作系統(tǒng)支持：程序段調(diào)度并更新地址映射表具體應用實例Windows：pagefile.sysLinux：swap分區(qū)MMU：MemoryManagementUnit虛擬內(nèi)存運行原理及過程圖示操作系統(tǒng)VC6.0Word迅雷操作系統(tǒng)VC6.0WordQQ無虛擬內(nèi)存存儲系統(tǒng)(不能運行QQ,需要關(guān)閉一部分程序才能運行)迅雷計算機有虛擬內(nèi)存存儲技術(shù)，可以運行QQ

，需要把不活動程序迅雷置換到虛擬存儲器物理

內(nèi)存存儲器輔助

存儲器操作系統(tǒng)VC6.0Word迅雷QQ計算機有虛擬內(nèi)存存儲技術(shù)，如果迅雷成為活動程序，則把不活動程序QQ置換到虛擬存儲器虛擬存儲器內(nèi)存層次結(jié)構(gòu)中的MMU為了增加計算機的性能，最好不要運行太多的程序，以減少信息在物理內(nèi)存和輔助存儲器之間的頻繁置換幾個概念有效地址:有效地址表示程序中變量操作數(shù)所在單元到段首距離即邏輯地址的偏移地址邏輯地址:在有地址變換功能的計算機中,訪內(nèi)指令給出的地址(操作數(shù))叫邏輯地址。要經(jīng)過尋址方式的計算或變換才得到內(nèi)存儲器中的物理地址

虛擬地址:虛擬地址空間中的地址，程序中使用的都是虛擬地址。物理地址:（PhysicalAddress）也叫實際地址或絕對地址，是出現(xiàn)在CPU外部地址總線上的尋址物理內(nèi)存的地址信號，是地址變換的最終結(jié)果。用于內(nèi)存芯片級的單元尋址，與處理器和CPU連接的地址總線相對應。存儲器的地址映射地址映射也叫地址重定位，指將用戶程序中的邏輯地址(虛擬地址)，通過MMU轉(zhuǎn)換為用戶程序運行時CPU可直接尋址的物理地址。虛擬地址

物理地址程序空間、邏輯地址空間實存空間、硬件地址空間———————>MMU(32位機)地址映射表4G大小256M大小分頁映射存儲器地址映射分頁技術(shù)假設虛擬地址為32位，物理內(nèi)存為15位，頁大小為4KB分頁技術(shù)地址轉(zhuǎn)換過程虛擬頁號為20位，頁內(nèi)偏移量12位（虛擬地址為32位，頁大小為4KB）頁幀號為3位，頁內(nèi)偏移量12位（物理地址為15位，頁大小為4KB）虛擬地址對應的數(shù)據(jù)不在物理內(nèi)存中？6存儲器地址映射分段技術(shù)段寄存器：代碼段數(shù)據(jù)段堆棧段附加段分頁與分段技術(shù)的比較分頁技術(shù)頁是信息的物理單位，與源程序的邏輯結(jié)構(gòu)無關(guān)頁長由系統(tǒng)確定，大小固定，用戶不可見頁面只能以頁大小的整倍數(shù)地址開始分段技術(shù)段是信息的邏輯單位,由源程序的邏輯結(jié)構(gòu)所決定段長由用戶確定（用戶可見），大小不固定段可以從任意地址開始，段內(nèi)連續(xù)編址，段間不一定連續(xù)寄存器＋Cache＋主存＋輔存CPU內(nèi)部高速電子線路(如觸發(fā)器)一級：在CPU內(nèi)部二級：在CPU外部一般為靜態(tài)隨機存儲器SRAM。一般為動態(tài)隨機存儲器DRAM

，也稱為短期存儲器包括磁盤（中期存儲器）、磁帶、光盤（長期存儲）等其中：Cache存儲器系統(tǒng)（cache-主存結(jié)構(gòu)）解決低成本與高速度的矛盾；虛擬存儲器系統(tǒng)（主存-輔存結(jié)構(gòu)）利用虛擬存儲器解決低成本與大容量的矛盾；5.3.3現(xiàn)代計算機的多層次存儲體系現(xiàn)代計算機中的4級存儲器體系結(jié)構(gòu)*輔助存儲器：存放不活動的程序和數(shù)據(jù)主存儲器：存放運行中的程序和數(shù)據(jù)cache:存儲CPU最近訪問的指令和操作數(shù)CPU寄存器：正在執(zhí)行的指令和數(shù)據(jù)寄存器組特點：讀寫速度快但數(shù)量較少；其數(shù)量、長度以及使用方法會影響指令集的設計。組成：一組彼此獨立的Reg，或小規(guī)模半導體存儲器。RISC：設置較多Reg，并依靠編譯器來使其使用最大化。Cache(Cache和流水線技術(shù)是RISC成功的技術(shù)支柱)高速小容量(幾十千到幾兆字節(jié))；完全由硬件實現(xiàn)控制，對程序員完全透明；可分為指令cache和數(shù)據(jù)cache主（內(nèi)）存編址方式：字節(jié)編址信息存放方式：大/小端系統(tǒng)、對齊方式輔（外）存1）、主要用作數(shù)據(jù)信息（以文件(file)的形式）存放，按塊為單位進行存取。2）、也可以實現(xiàn)虛擬存儲器55/42cache相關(guān)概念1.訪問局部性訪問的引用局部性：是CPU會訪問當前訪問附近的數(shù)據(jù)和指令訪問的時間局部性：訪問一個元素之后，很可能在不久的將來再次訪問該數(shù)據(jù)2.命中率：利用CPU產(chǎn)生的有效地址可直接在存儲體系的高層訪問到所需信息的概率,是衡量