電子技術(shù)第8、9章 數(shù)字電路

1.掌握基本門電路的邏輯功能、邏輯符號、真值表和邏輯表達(dá)式。了解TTL門電路、CMOS門電路的特點。3.會分析和設(shè)計簡單的組合邏輯電路。理解加法器、編碼器、譯碼器等常用組合邏輯電路的工作原理和功能。本章要求：2.會用邏輯代數(shù)的基本運算法則化簡邏輯函數(shù)。第8章門電路和組合邏輯電路模擬信號：隨時間連續(xù)變化的信號8.1引言

模擬信號數(shù)字信號電子電路中的信號1.模擬信號正弦波信號t三角波信號t

處理模擬信號的電路稱為模擬電路。如整流電路、放大電路等，注重研究的是輸入和輸出信號間的大小及相位關(guān)系。

在模擬電路中，晶體管三極管通常工作在放大區(qū)。

2.脈沖信號

是一種躍變信號，并且持續(xù)時間短暫。尖頂波t矩形波t

處理數(shù)字信號的電路稱為數(shù)字電路，它注重研究的是輸入、輸出信號之間的邏輯關(guān)系。

在數(shù)字電路中，晶體管一般工作在截止區(qū)和飽和區(qū)，起開關(guān)的作用。脈沖信號正脈沖：脈沖躍變后的值比初始值高負(fù)脈沖：脈沖躍變后的值比初始值低如：0+3V0-3V正脈沖0+3V0-3V負(fù)脈沖脈沖幅度A脈沖上升沿tr

脈沖周期T脈沖下降沿tf

脈沖寬度tp

脈沖信號的部分參數(shù)：A0.9A0.5A0.1AtptrtfT實際的矩形波數(shù)字電路的特點(1)信號是隨時間不連續(xù)變化的兩個離散量。(2)穩(wěn)態(tài)時三極管一般都是工作在開、關(guān)狀態(tài)。(3)研究的主要問題是電路的邏輯功能。(4)使用的主要方法是邏輯分析和邏輯設(shè)計，主要工具是邏輯代數(shù)。

電平的高低一般用“1”和“0”兩種狀態(tài)區(qū)別，若規(guī)定高電平為“1”，低電平為“0”則稱為正邏輯。反之則稱為負(fù)邏輯。若無特殊說明，均采用正邏輯。100VUCC高電平低電平正邏輯和負(fù)邏輯8.2基本門電路

邏輯門電路是數(shù)字電路中最基本的邏輯元件。

所謂門就是一種開關(guān)，它能按照一定的條件去控制信號的通過或不通過。門電路的輸入和輸出之間存在一定的邏輯關(guān)系(因果關(guān)系)，是用以實現(xiàn)邏輯關(guān)系的電子電路，所以門電路又稱為邏輯門電路。門電路的基本概念:

基本邏輯關(guān)系為“與”、“或”、“非”三種。下面通過例子說明邏輯電路的概念及“與”、“或”、“非”的意義。邏輯表達(dá)式：F=

A?B8.2.1與門電路“與”邏輯關(guān)系是指當(dāng)決定某事件的條件全部具備時，該事件才發(fā)生。000101110100ABF狀態(tài)表BAEL二極管與門電路F“與”門邏輯符號&ABCuAuBuC

D1D2

D3R+uF--+++UCC=5VF“與”門電路BLA8.2.2.或門電路

“或”邏輯關(guān)系是指當(dāng)決定某事件的條件之一具備時，該事件就發(fā)生。邏輯表達(dá)式：

F=A+B真值表000111110110ABFE-Eo

RD1ABFD2uA

uB

--+++或門邏輯符號ABYC>1或門電路8.2.3.非門電路

“非”邏輯關(guān)系是否定或相反的意思。邏輯表達(dá)式：F=A狀態(tài)表101AF0LARE非門電路邏輯符號1AFEC-EBBAR1R2RCFTEQDQ8.2.4與非門電路有“0”出“1”，全“1”出“0”“與”門&ABCF&ABC“與非”門00010011101111011001011101011110ABFC“與非”門邏輯狀態(tài)表F=ABC邏輯表達(dá)式：1F“非”門或非門電路有“1”出“0”，全“0”出“1”1F“非”門00010010101011001000011001001110ABFC“或非”門邏輯狀態(tài)表“或”門ABC>1“或非”門FABC>1F=A+B+C邏輯表達(dá)式：&FEBA邏輯符號0

高阻0

0

1

1

0

1

11

1

0

111

1

10表示任意態(tài)三態(tài)輸出“與非”門三態(tài)輸出“與非”狀態(tài)表ABEF輸出高阻功能表

邏輯代數(shù)（又稱布爾代數(shù)），它是分析設(shè)計邏輯電路的數(shù)學(xué)工具。雖然它和普通代數(shù)一樣也用字母表示變量，但變量的取值只有“0”，“1”兩種，分別稱為邏輯“0”和邏輯“1”。這里“0”和“1”并不表示數(shù)量的大小，而是表示兩種相互對立的邏輯狀態(tài)。

邏輯代數(shù)所表示的是邏輯關(guān)系，而不是數(shù)量關(guān)系。這是它與普通代數(shù)的本質(zhì)區(qū)別。8.4邏輯函數(shù)及其化簡（1）基本律8.4.1邏輯代數(shù)的基本運算規(guī)則（2）交換律2.邏輯代數(shù)的基本運算法則普通代數(shù)不適用?。?）結(jié)合律（4）分配律（5）吸收律對偶關(guān)系：

將某邏輯表達(dá)式中的與(?)換成或

(+)，或(+)換成與(?)，得到一個新的邏輯表達(dá)式，即為原邏輯式的對偶式。若原邏輯恒等式成立，則其對偶式也成立。證明：A+AB=A（3）（4）對偶式（5）（6）對偶式（6）德摩根定理（反演律）列狀態(tài)表證明：AB000110111110010011001111110000008.4.3邏輯函數(shù)的化簡

由邏輯狀態(tài)表直接寫出的邏輯式及由此畫出的邏輯圖，一般比較復(fù)雜；若經(jīng)過簡化，則可使用較少的邏輯門實現(xiàn)同樣的邏輯功能。從而可節(jié)省器件，降低成本，提高電路工作的可靠性。利用邏輯代數(shù)變換，可用不同的門電路實現(xiàn)相同的邏輯功能?；喎椒ǎ汗椒ɡ}P368例5-2用邏輯代數(shù)化簡下列邏輯式例5-3用邏輯代數(shù)化簡圖5-36（a）所示的邏輯電路例1：化簡附加例題：應(yīng)用邏輯代數(shù)運算法則化簡（1）并項法例2：化簡（2）配項法例3：化簡（3）加項法（4）吸收法吸收例4：化簡例5：化簡吸收吸收吸收吸收8.5

組合邏輯電路

組合邏輯電路：任何時刻電路的輸出狀態(tài)只取決于該時刻的輸入狀態(tài)，而與該時刻以前的電路狀態(tài)無關(guān)。組合邏輯電路框圖X1XnX2F2F1Fn......組合邏輯電路輸入輸出8.5.1組合邏輯電路的分析(1)根據(jù)邏輯圖寫出邏輯表達(dá)式；(2)運用邏輯代數(shù)將邏輯式變換或化簡；(3)列出真值表；(4)分析邏輯功能。已知邏輯電路確定邏輯功能分析步驟：(1)寫出邏輯式例8.4：分析下圖的邏輯功能.A

B.Y=ABAB

.A?B化簡&&11.BAF&A

B

=AB+AB(2)列邏輯狀態(tài)表F=AB+AB(3)分析邏輯功能

輸入相同輸出為“1”,輸入相異輸出為“0”,稱為“判一致電路”(“同或門”)

,可用于判斷各輸入端的狀態(tài)是否相同。=AB邏輯式

=1ABF邏輯符號ABF0011001001118.5.2組合邏輯電路的設(shè)計根據(jù)邏輯功能要求邏輯電路設(shè)計(1)由邏輯要求，列出邏輯狀態(tài)表(2)由邏輯狀態(tài)表寫出邏輯表達(dá)式(3)簡化和變換邏輯表達(dá)式(4)畫出邏輯圖設(shè)計步驟如下：例8.5有一種在數(shù)字電路中應(yīng)用很廣的電路，稱為異或門。它有兩個輸入端，僅當(dāng)兩個輸入相異時，輸出才為1，試求這種電路的真值表，邏輯表達(dá)式和邏輯圖。解（1）由邏輯要求列真值表ABF001100111001(2)寫出邏輯表達(dá)式F=AB+AB=AB邏輯式(3)畫出邏輯圖.AB&&&&F..(4)畫出邏輯符號

=1ABF邏輯符號例8.6如果有三個人進行表決，同意為1，不同意為0，其表決結(jié)果若有兩個人以上贊同時，可認(rèn)為通過。這是一個判決電路，試求這一電路表達(dá)式，并且組成邏輯電路。解：設(shè)三個人為A、B、C，表決結(jié)果為F。由邏輯要求列出真值表0000

A

B

C

F0010010001111000101111011111真值表解：三個輸入A、B、C中，兩個以上為1的情況，只有四種，列出邏輯表達(dá)式：運用邏輯代數(shù)將表達(dá)式化簡

.AB&F..&&≥C畫出邏輯圖如圖所示：8.6.1加法器二進制十進制：0~9十個數(shù)碼，“逢十進一”。

8.6組合邏輯電路應(yīng)用在數(shù)字電路中，常用的組合電路有加法器、編碼器、譯碼器、數(shù)據(jù)分配器和多路選擇器等。下面幾節(jié)分別介紹這幾種典型組合邏輯電路的基本結(jié)構(gòu)、工作原理和使用方法。在數(shù)字電路中，為了把電路的兩個狀態(tài)(“1”態(tài)和“0”態(tài))與數(shù)碼對應(yīng)起來，采用二進制。二進制：0，1兩個數(shù)碼，“逢二進一”。加法器加法器:實現(xiàn)二進制加法運算的電路進位如：0

0

0

0

11+10101010不考慮低位來的進位半加器實現(xiàn)要考慮低位來的進位全加器實現(xiàn)半加器

半加：實現(xiàn)兩個一位二進制數(shù)相加，不考慮來自低位的進位。AB兩個輸入表示兩個同位相加的數(shù)兩個輸出SC表示半加和表示向高位的進位半加器：半加器邏輯狀態(tài)表A

B

S

C0000011010101101邏輯表達(dá)式AB邏輯圖2&=1..SC邏輯符號：COABSC半加器.AB&&&&S..&.C邏輯圖1全加器輸入A表示兩個同位相加的數(shù)BC表示低位來的進位輸出表示本位和表示向高位的進位CoS全加：實現(xiàn)兩個一位二進制數(shù)相加，且考慮來自低位的進位。

全加器：(1)列邏輯狀態(tài)表(2)寫出邏輯式A

B

CS

C0

0000000110010100110110010101011100111111半加器構(gòu)成的全加器>1BACSC0COCO邏輯符號：ABCSC0COCI8.6.2編碼器

把二進制碼按一定規(guī)律編排，使每組代碼具有一特定的含義，稱為編碼。具有編碼功能的邏輯電路稱為編碼器。

n

位二進制代碼有2n

種組合，可以表示2n

個信息。要表示N個信息所需的二進制代碼應(yīng)滿足

2nN

列編碼表：四位二進制代碼可以表示十六種不同的狀態(tài)，其中任何十種狀態(tài)都可以表示0~9十個數(shù)碼，最常用的是8421碼。000輸出輸入BCA0(Y0)1(Y1)2(Y2)3(Y3)4(Y4)5(Y5)6(Y6)7(Y7)8(Y8)9(Y9)D00011101000011110001101100000000001118421BCD碼編碼表寫出邏輯式并化成“與非”門畫出邏輯圖Y1111111111Y2Y3Y4Y5Y6Y7Y8Y9&&&&DCBA8.6.3譯碼器譯碼是編碼的反過程，它是將代碼的組合譯成一個特定的輸出信號。5.10.1二進制譯碼器8個3位譯碼器二進制代碼高低電平信號狀態(tài)表

例：三位二進制譯碼器（輸出高電平有效）輸入ABCY0Y1Y2Y3Y4Y5Y6Y70001000000000101000000010001000000110001000010000001000101000001001100000001011100000001輸出寫出邏輯表達(dá)式Y(jié)0=ABCY1=ABCY2=ABCY3=ABCY7=ABCY4=ABCY6=ABCY5=ABC邏輯圖CBA111&&&&&&&&Y0Y1Y2Y3Y4Y5Y6Y701110010000000AABBCC74LS138型譯碼器引腳及邏輯關(guān)系GNDG1CBA87654321+UCC10916151413121174LS138CBA輸出100000100001100010100011100100100101100110100111G1其余為1其余為1其余為1其余為1其余為1其余為1其余為1其余為1顯示器

在數(shù)字電路中，常常需要把運算結(jié)果用十進制數(shù)顯示出來，這就要用顯示器。二十進制代碼譯碼器驅(qū)動器顯示器gfedcba半導(dǎo)體數(shù)碼管七段數(shù)碼顯示例：共陰極接法a

b

c

d

e

f

g

01100001101101低電平時發(fā)光高電平時發(fā)光共陽極接法abcgdef+dgfecbagfedcba共陰極接法abcdefg七段顯示譯碼器狀態(tài)表gfedcbaD

C

B

Aa

b

c

d

efg000011111100000101100001001011011012001111110013010001100114010110110115011010111116011111100007100011111118100111110119輸入輸出顯示數(shù)碼七段譯碼顯示器D

CBAagfedcb譯碼器二十進制代碼(共陰極)100101111117個4位BS204ABCDCT74LS247+5V來自計數(shù)器七段譯碼器和數(shù)碼管的連接圖510Ω×7abcdefgRBIBILTA11A22LT3BI4RBI5A36A07GND8911101213141516+UCCCT74LS247CT74LS247型譯碼器的外引線排列圖abcdefg動畫

第9章觸發(fā)器和時序邏輯電路主從J－K觸發(fā)器維持阻塞D觸發(fā)器觸發(fā)器邏輯功能轉(zhuǎn)換基本R－S觸發(fā)器同步R－S觸發(fā)器9.1雙穩(wěn)態(tài)觸發(fā)器特點：1、有兩個穩(wěn)定狀態(tài)“0”態(tài)和“1”態(tài)；2、能根據(jù)輸入信號將觸發(fā)器置成“0”或“1”態(tài)；3、輸入信號消失后，被置成的“0”或“1”態(tài)能保存下來，即具有記憶功能。雙穩(wěn)態(tài)觸發(fā)器：是一種具有記憶功能的邏輯單元電路，它能儲存一位二進制碼。9.1.1基本R－S觸發(fā)器兩互補輸出端兩輸入端QQ.&.SDRD正常情況下，兩輸出端的狀態(tài)保持相反。通常以Q端的邏輯電平表示觸發(fā)器的狀態(tài)，即Q=1，Q=0時，稱為“1”態(tài)；反之為“0”態(tài)。反饋線B&A觸發(fā)器輸出與輸入的邏輯關(guān)系1001設(shè)觸發(fā)器原態(tài)為“1”態(tài)。翻轉(zhuǎn)為“0”態(tài)(1)SD=1，RD=01010QQ..SDRD&A&B設(shè)原態(tài)為“0”態(tài)1001110觸發(fā)器保持“0”態(tài)不變復(fù)位0結(jié)論:不論觸發(fā)器原來為何種狀態(tài)，當(dāng)SD=1，

RD=0時，

將使觸發(fā)器置“0”或稱為復(fù)位。QQ..SDRD&A&B01設(shè)原態(tài)為“0”態(tài)011100翻轉(zhuǎn)為“1”態(tài)(2)SD=0，RD=1QQ..SDRD&A&B設(shè)原態(tài)為“1”態(tài)0110001觸發(fā)器保持“1”態(tài)不變置位1結(jié)論:不論觸發(fā)器原來為何種狀態(tài)，當(dāng)SD=0，

RD=1時，

將使觸發(fā)器置“1”或稱為置位。QQ..SDRD&A&B11設(shè)原態(tài)為“0”態(tài)010011保持為“0”態(tài)(3)SD=1，RD=1QQ..SDRD&A&B設(shè)原態(tài)為“1”態(tài)1110001觸發(fā)器保持“1”態(tài)不變當(dāng)SD=1，

RD=1時，觸發(fā)器保持原來的狀態(tài)，

即觸發(fā)器具有保持、記憶功能。.1QQ.SDRD&A&B0011111110若A先翻轉(zhuǎn)，則觸發(fā)器為“0”態(tài)“1”態(tài)(4)SD=0，RD=0

當(dāng)信號SD=RD

=0同時變?yōu)?時，由于與非門的翻轉(zhuǎn)時間不可能完全相同，觸發(fā)器狀態(tài)可能是“1”態(tài)，也可能是“0”態(tài)，不能根據(jù)輸入信號確定。10若先翻轉(zhuǎn)11QQ..SDRD&A&B基本R－S觸發(fā)器狀態(tài)表邏輯符號RD(ResetDirect)-直接置“0”端(復(fù)位端)SD(SetDirect)-直接置“1”端(置位端)QQSDRDSDRDQ100置0011置111不變保持00同時變1后不確定功能低電平有效9.1.2同步RS觸發(fā)器&DSR&CCP.&A&B.SDRDQQ時鐘脈沖基本R-S觸發(fā)器導(dǎo)引電路當(dāng)CP=0時011

R，S輸入狀態(tài)不起作用。

觸發(fā)器狀態(tài)不變11.&A&B.SDRDQQ&DSR&CCP

SD，RD用于預(yù)置觸發(fā)器的初始狀態(tài)，工作過程中應(yīng)處于高電平，對電路工作狀態(tài)無影響。被封鎖被封鎖當(dāng)CP=1時1打開觸發(fā)器狀態(tài)由R，S輸入狀態(tài)決定。11打開觸發(fā)器的翻轉(zhuǎn)時刻受CP控制（CP高電平時翻轉(zhuǎn)），而觸發(fā)器的狀態(tài)由R，S的狀態(tài)決定。.&A&B.SDRDQQ&DSR&CCP當(dāng)CP=1時1打開(1)S=0,R=00011觸發(fā)器保持原態(tài)觸發(fā)器狀態(tài)由R，S輸入狀態(tài)決定。11打開.&A&B.SDRDQQ&DSR&CCP1101010(2)S=0,R=1觸發(fā)器置“0”(3)S=1,R=0觸發(fā)器置“1”11.&A&B.SDRDQQ&DSR&CCP1110011110若先翻若先翻Q=1Q=011(4)S=1,R=1當(dāng)時鐘由1變0后觸發(fā)器狀態(tài)不定11.&A&B.SDRDQQ&DSR&CCP同步RS觸發(fā)器狀態(tài)表00SR01010111不定Qn+1QnQn—時鐘到來前觸發(fā)器的狀態(tài)Qn+1—時鐘到來后觸發(fā)器的狀態(tài)邏輯符號QQSR

CPSDRDCP高電平時觸發(fā)器狀態(tài)由R、S確定跳轉(zhuǎn)例：畫出同步R－S觸發(fā)器的輸出波形RSCP不定不定同步R－S狀態(tài)表CP高電平時觸發(fā)器狀態(tài)由R、S確定QQ0100SR01010111不定Qn+1Qn存在問題：時鐘脈沖不能過寬，否則出現(xiàn)空翻現(xiàn)象，即在一個時鐘脈沖期間觸發(fā)器翻轉(zhuǎn)一次以上。CP克服辦法：采用JK觸發(fā)器或D觸發(fā)器00SR01010

111

不定Qn+1QnQ=SQ=R9.1.3主從JK觸發(fā)器1.電路結(jié)構(gòu)從觸發(fā)器主觸發(fā)器反饋線CP

CP

F主JKRSCPF從QQQSDRD1互補時鐘控制主、從觸發(fā)器不能同時翻轉(zhuǎn)CP2.工作原理01F主打開F主狀態(tài)由J、K決定，接收信號并暫存。F從封鎖F從狀態(tài)保持不變。01CPRSF從QQQSDRD1

CPF主JKCP

CP01

CP10狀態(tài)保持不變。從觸發(fā)器的狀態(tài)取決于主觸發(fā)器，并保持主、從狀態(tài)一致，因此稱之為主從觸發(fā)器。F從打開F主封鎖0RS

CPF從QQQSDRD1

CPF主JKC

CP01CP01010010CP高電平時觸發(fā)器接收信號并暫存（即F主狀態(tài)由J、K決定，F(xiàn)從狀態(tài)保持不變）。要求CP高電平期間J、K的狀態(tài)保持不變。CP下降沿()觸發(fā)器翻轉(zhuǎn)（F從狀態(tài)與F主狀態(tài)一致）。C低電平時,F主封鎖J、K不起作用CPRS

CPF從QQQSDRD1

CPF主JKC

01RS

CPF從QQQSDRD1

CPF主JKCP

CP010分析JK觸發(fā)器的邏輯功能(1)J=1,K=1設(shè)觸發(fā)器原態(tài)為“0”態(tài)翻轉(zhuǎn)為“1”態(tài)110110101001狀態(tài)不變主從狀態(tài)一致狀態(tài)不變01RS

CPF從QQQSDRD1

CPF主JKCP

CP010(1)J=1,K=110設(shè)觸發(fā)器原態(tài)為“1”態(tài)為“？”狀態(tài)J=1,K=1時，每來一個時鐘脈沖，狀態(tài)翻轉(zhuǎn)一次，即具有計數(shù)功能。(1)J=1,K=1跳轉(zhuǎn)01RS

CPF從QQQSDRD1

CPF主JKCP

CP010(2)J=0，K=1設(shè)觸發(fā)器原態(tài)為“1”態(tài)翻轉(zhuǎn)為“0”態(tài)01100101011001設(shè)觸發(fā)器原態(tài)為“0”態(tài)為“？”態(tài)01RS

CPF從QQQSDRD1

CPF主JKCP

CP010(3)J=1，K=0設(shè)觸發(fā)器原態(tài)為“0”態(tài)翻轉(zhuǎn)為“1”態(tài)10011010100101設(shè)觸發(fā)器原態(tài)為“1”態(tài)為“？”態(tài)RS

CPF從QQQSDRD1

CPF主JKCP

CP010(4)J=0，K=0設(shè)觸發(fā)器原態(tài)為“0”態(tài)保持原態(tài)00010001保持原態(tài)保持原態(tài)RS

CPF從QQQSDRD1

CPF主JKCP

CP01001結(jié)論：CP高電平時F主狀態(tài)由J、K決定，F(xiàn)從狀態(tài)不變。CP下降沿()觸發(fā)器翻轉(zhuǎn)（F從狀態(tài)與F主狀態(tài)一致）。3.JK觸發(fā)器的邏輯功能Qn10011100Qn00010101Qn+1QnS'R'01CP高電平時F主狀態(tài)由J、K決定，F(xiàn)從狀態(tài)不變。CP下降沿()觸發(fā)器翻轉(zhuǎn)（F從狀態(tài)與F主狀態(tài)一致）。J

K

Qn

Qn+100011011JK觸發(fā)器狀態(tài)表01010101J

K

Qn+100Qn

01010111QnJK觸發(fā)器狀態(tài)表(保持功能)

(置“0”功能)

(置“1”功能)(計數(shù)功能)CP下降沿觸發(fā)翻轉(zhuǎn)SD、RD為直接置1、置0端，不受時鐘控制，低電平有效，觸發(fā)器工作時SD、RD應(yīng)接高電平。邏輯符號

CPQJKSDRDQ例：JK觸發(fā)器工作波形CPJKQ下降沿觸發(fā)翻轉(zhuǎn)基本R-S觸發(fā)器導(dǎo)引電路&B&AQQSDRD&C&D&E&FCPD9.1.4維持阻塞D觸發(fā)器1.電路結(jié)構(gòu)反饋線跳轉(zhuǎn)&B&AQQSDRD&C&D&E&FCPD2.邏輯功能01（1）D

=01觸發(fā)器狀態(tài)不變0當(dāng)CP=0時110當(dāng)CP

=1時0101觸發(fā)器置“0”封鎖在CP=1期間，觸發(fā)器保持“0”不變&B&AQQSDRD&C&D&E&FCPD2.邏輯功能01（1）D

=10觸發(fā)器狀態(tài)不變1當(dāng)CP=0時111當(dāng)CP=1時0110觸發(fā)器置“1”封鎖在CP=1期間，觸發(fā)器保持“1”不變封鎖D觸發(fā)器狀態(tài)表D

Qn+1

0101上升沿觸發(fā)翻轉(zhuǎn)邏輯符號DCPQQRDSDCP上升沿前接收信號，上降沿時觸發(fā)器翻轉(zhuǎn)，（其Q的狀態(tài)與D狀態(tài)一致；但Q的狀態(tài)總比D的狀態(tài)變化晚一步，即Qn+1=Dn；上升沿后輸入D不再起作用，觸發(fā)器狀態(tài)保持。即(不會空翻)結(jié)論：例：D觸發(fā)器工作波形圖CPDQ上升沿觸發(fā)翻轉(zhuǎn)9.1.5觸發(fā)器邏輯功能的轉(zhuǎn)換1.將JK觸發(fā)器轉(zhuǎn)換為D觸發(fā)器當(dāng)J=D，K=D時，兩觸發(fā)器狀態(tài)相同D觸發(fā)器狀態(tài)表D

Qn+1

0101J

K

Qn+100Qn

01010111QnJK觸發(fā)器狀態(tài)表D1

CPQJKSDRDQ仍為下降沿觸發(fā)翻轉(zhuǎn)2.將JK觸發(fā)器轉(zhuǎn)換為T觸發(fā)器SDT

CPQJKRDQT觸發(fā)器狀態(tài)表T

Qn+1

01QnQn(保持功能)(計數(shù)功能)J

K

Qn+100Qn

01010111QnJK觸發(fā)器狀態(tài)表當(dāng)J=K時，兩觸發(fā)器狀態(tài)相同3.將D觸發(fā)器轉(zhuǎn)換為T′觸發(fā)器觸發(fā)器僅具有計數(shù)功能即要求來一個CP，觸發(fā)器就翻轉(zhuǎn)一次。CPQD=QD觸發(fā)器狀態(tài)表D

Qn+1

0101

CPQQD

電路的輸出狀態(tài)不僅取決于當(dāng)時的輸入信號，而且與電路原來的狀態(tài)有關(guān)，當(dāng)輸入信號消失后，電路狀態(tài)仍維持不變。這種具有存貯記憶功能的電路稱為時序邏輯電路。時序邏輯電路的特點：

上述介紹雙穩(wěn)態(tài)觸發(fā)器，它是構(gòu)成時序電路的基本邏輯單元。9.2時序邏輯電路分析

寄存器是數(shù)字系統(tǒng)常用的邏輯部件，它用來存放數(shù)碼或指令等。它由觸發(fā)器和門電路組成。一個觸發(fā)器只能存放一位二進制數(shù)，存放n位二進制時，要n個觸發(fā)器。9.3寄存器10001111RDSDRDSDRDSDRDSD10清零0111寫入指令&Q0&Q1&Q2&Q3讀出指令0111并行輸出方式&&&&QQQQ0000狀態(tài)保持不變11019.3.1并行寄存器9.3.2移位寄存器(串行輸入、串行或并行輸出)不僅能寄存數(shù)碼，還有移位的功能。所謂移位，就是每來一個移位脈沖，寄存器中所寄存的數(shù)據(jù)就向左或向右順序移動一位。按移位方式分類單向移位寄存器雙向移位寄存器寄存器分類并行輸入/并行輸出串行輸入/并行輸出并行輸入/串行輸出串行輸入/串行輸出F3F2F1F0d0d1d2d3Q0Q1Q2Q3F3F2F1F0dQ0Q1Q2Q3F3F2F1F0d0d1d2d3Q3Q3F3F2F1F0d寄存數(shù)碼下圖是用JK觸發(fā)器組成的移位寄存器清零D1移位脈沖23410111QQ3Q1Q2RD0000000100101011010110111011QJKF0Q0QJKF2QJKF1QJKF3數(shù)據(jù)依次向左移動，稱左移寄存器，輸入方式為串行輸入。QQQ從高位向低位依次輸入動畫1110010110011000輸出再輸入四個移位脈沖，1011由高位至低位依次從Q3端輸出。串行輸出方式清零D10111QQ3Q1Q2RD10111011QJKF0Q1QJKF2QJKF1QJKF3QQQ5移位脈沖786動畫左移寄存器波形圖12345678CP1111011DQ0Q3Q2Q11110待存數(shù)據(jù)1011存入寄存器0111從Q3取出四位左移移位寄存器狀態(tài)表0001123移位脈沖Q2Q1Q0移位過程Q3寄存數(shù)碼D001110000清零110左移一位001011左移二位01011左移三位10114左移四位101并行輸出再繼續(xù)輸入四個移位脈沖,從 Q3端串行輸出1011數(shù)碼右移移位寄存器9.4計數(shù)器計數(shù)器是數(shù)字電路和計算機中廣泛應(yīng)用的一種邏輯部件，可累計輸入脈沖的個數(shù)，可用于定時、分頻、時序控制等。分類加法計數(shù)器減法計數(shù)器(按計數(shù)功能)異步計數(shù)器同步計數(shù)器(按計數(shù)脈沖引入方式)

二進制計數(shù)器十進制計數(shù)器

N

進制計數(shù)器(按計數(shù)制)9.4.1二進制計數(shù)器按二進制的規(guī)律累計脈沖個數(shù)，它也是構(gòu)成其它進制計數(shù)器的基礎(chǔ)。要構(gòu)成n位二進制計數(shù)器，需用n個具有計數(shù)功能的觸發(fā)器。A.異步二進制加法計數(shù)器異步計數(shù)器：計數(shù)脈沖CP不是同時加到各位觸發(fā)器。最低位觸發(fā)器由計數(shù)脈沖觸發(fā)翻轉(zhuǎn)，其他各位觸發(fā)器有時需由相鄰低位觸發(fā)器輸出的進位脈沖來觸發(fā)，因此各位觸發(fā)器狀態(tài)變換的時間先后不一，只有在前級觸發(fā)器翻轉(zhuǎn)后,后級觸發(fā)器才能翻轉(zhuǎn)。二進制數(shù)

Q2

Q1

Q0

000010012010301141005101611071118000脈沖數(shù)(CP)二進制加法計數(shù)器狀態(tài)表從狀態(tài)表可看出：最低位觸發(fā)器來一個脈沖就翻轉(zhuǎn)一次，每個觸發(fā)器由1變?yōu)?時，要產(chǎn)生進位信號,這個進位信號應(yīng)使相鄰的高位觸發(fā)器翻轉(zhuǎn)。當(dāng)J、K=1時，具有計數(shù)功能，每來一個脈沖觸發(fā)器就翻轉(zhuǎn)一次.1010清零RDQJKQQ0F0QJKQQ1F1QJKQQ2F2CP計數(shù)脈沖四位異步二進制加法計數(shù)器在電路圖中J、Ｋ懸空表示J、K=1下降沿觸發(fā)翻轉(zhuǎn)每來一個CP翻轉(zhuǎn)一次QJKQQ3F210當(dāng)相鄰低位觸發(fā)器由1變0時翻轉(zhuǎn)異步二進制加法器工作波形2分頻4分頻8分頻每個觸發(fā)器翻轉(zhuǎn)的時間有先后，與計數(shù)脈沖不同步CP12345678Q0Q1Q2以三位為例B.同步二進制加法計數(shù)器異步二進制加法計數(shù)器線路聯(lián)接簡單。各觸發(fā)器是逐級翻轉(zhuǎn)，因而工作速度較慢。同步計數(shù)器：計數(shù)脈沖同時接到各位觸發(fā)器，各觸發(fā)器狀態(tài)的變換與計數(shù)脈沖同步。同步計數(shù)器由于各觸發(fā)器同步翻轉(zhuǎn)，因此工作速度快。但接線較復(fù)雜。同步計數(shù)器組成原則:根據(jù)翻轉(zhuǎn)條件,確定觸發(fā)器級間連接方式—找出J、K輸入端的聯(lián)接方式。二進制數(shù)

Q2

Q1

Q0

000010012010301141005101611071118000脈沖數(shù)(CP)二進制加法計數(shù)器狀態(tài)表

從狀態(tài)表可看出：最低位觸發(fā)器F0每來一個脈沖就翻轉(zhuǎn)一次；F1：當(dāng)Q0=1時，再來一個脈沖則翻轉(zhuǎn)一次；F2：當(dāng)Q0=Q1=1時，再來一個脈沖則翻轉(zhuǎn)一次。四位二進制同步加法計數(shù)器級間連接的邏輯關(guān)系觸發(fā)器翻轉(zhuǎn)條件

J、K端邏輯表達(dá)式J、K端邏輯表達(dá)式F0每輸入一CP翻一次F1F2F3J0=K0=1Q0=1J1=K1=Q0Q0=Q1=1J2=K2=Q1

Q0Q0=Q1=Q2=1J3=K3=Q1

Q1

Q0J0=K0=1J1=K1=Q0J2=K2=Q1

Q0J3=K3=Q2

Q1

Q0由J、K端邏輯表達(dá)式，可得出四位同步二進制計數(shù)器的邏輯電路。（只畫出三位同步二進制計數(shù)器的邏輯電路）（加法）（減法）三位同步二進制加法計數(shù)器計數(shù)脈沖同時加到各位觸發(fā)器上，當(dāng)每個到來后觸發(fā)器狀態(tài)是否改變要看J、K的狀態(tài)。

最低位觸發(fā)器F0每一個脈沖就翻轉(zhuǎn)一次；F1：當(dāng)Q0=1時，再來一個脈沖則翻轉(zhuǎn)一次；F2：當(dāng)Q0=Q1=1時，再來一個脈沖則翻轉(zhuǎn)一次。RDQJKQQ0F0QJKQQ1F1QJKQQ2F2CP計數(shù)脈沖CP12345678Q0Q1Q2各觸發(fā)器狀態(tài)的變換和計數(shù)脈沖同步例:分析圖示邏輯電路的邏輯功能,說明其用處。

設(shè)初始狀態(tài)為“000”。RDQJKQQ0F0QJKQQ1F1QJKQQ2F2CP計數(shù)脈沖解：1.寫出各觸發(fā)器

J、K端和C端的邏輯表達(dá)式CP0=CP

K0=1