北大Verilog-16Verilog存儲(chǔ)器設(shè)計(jì) (2)課件

數(shù)字集成電路設(shè)計(jì)入門(mén)--從HDL到版圖 北大微電子學(xué)系第16章存儲(chǔ)器建模學(xué)習(xí)內(nèi)容：如何描述存儲(chǔ)器如何描述雙向端口存儲(chǔ)器件建模描述存儲(chǔ)器必須做兩件事：說(shuō)明一個(gè)適當(dāng)容量的存儲(chǔ)器。提供內(nèi)容訪問(wèn)的級(jí)別，例如：只讀讀和寫(xiě)寫(xiě)同時(shí)讀多個(gè)讀操作，同時(shí)進(jìn)行單個(gè)寫(xiě)操作同時(shí)有多個(gè)讀和多個(gè)寫(xiě)操作，有保證一致性的方法簡(jiǎn)單的RAM描述RAM描述比ROM略微復(fù)雜，因?yàn)楸仨毤扔凶x功能又有寫(xiě)功能，而讀寫(xiě)通常使用同一數(shù)據(jù)總線。這要求使用新的處理雙向數(shù)據(jù)線的建模技術(shù)。在下面的例子中，若讀端口未使能，則模型不驅(qū)動(dòng)數(shù)據(jù)總線；此時(shí)若數(shù)據(jù)總線沒(méi)有寫(xiě)數(shù)據(jù)驅(qū)動(dòng)，則總線為高阻態(tài)Z。這避免了RAM寫(xiě)入時(shí)的沖突。`timescale1ns/1nsmodulemymem(data,addr,read,write);inout[3:0]data;input[3:0]addr;inputread,write;reg[3:0]memory[0:15];//16*4//讀assigndata=read?memory[addr]:4'bz;//寫(xiě)always@(posedgewrite)memory[addr]=data;endmodule

這個(gè)描述可綜合，但許多工具僅僅產(chǎn)生一個(gè)寄存器堆，因此與一個(gè)真正的存儲(chǔ)器相比耗費(fèi)更多的面積。參數(shù)化存儲(chǔ)器描述在下面的例子中，給出如何定義一個(gè)字長(zhǎng)和地址均參數(shù)化的只讀存儲(chǔ)器件。modulescalable_ROM(mem_word,address);

parameteraddr_bits=8;//地址總線寬度

parameterwordsize=8;//字寬

parameterwords=(1<<addr_bits);//mem容量

output[wordsize:1]mem_word;//存儲(chǔ)器字

input[addr_bits:1]address;//地址總線

reg[wordsize:1]mem[0:words-1];//mem聲明//輸出存儲(chǔ)器的一個(gè)字

wire[wordsize:1]mem_word=mem[address];endmodule

例中存儲(chǔ)器字范圍從0而不是1開(kāi)始，因?yàn)榇鎯?chǔ)器直接用地址線確定地址。也可以用下面的方式聲明存儲(chǔ)器并尋址。reg[wordsize:1]mem[1:words];//從地址1開(kāi)始的存儲(chǔ)器//存儲(chǔ)器尋址時(shí)地址必須加1wire[wordsize:1]mem_word=mem[address+1];

存儲(chǔ)器數(shù)據(jù)裝入可以使用循環(huán)或系統(tǒng)任務(wù)給存儲(chǔ)器裝入初始化數(shù)據(jù)用循環(huán)給存儲(chǔ)器的每個(gè)字賦值

for(i=0;i<memsize;i=i+1)

//initializememorymema[i]={wordsize{1'b1}};

調(diào)用系統(tǒng)任務(wù)$readmem$readmemb("mem_file.txt",mema);

可以用系統(tǒng)任務(wù)$readmem給一個(gè)ROM或RAM加載數(shù)據(jù)。對(duì)于ROM，開(kāi)始時(shí)寫(xiě)入的數(shù)據(jù)就是其實(shí)際內(nèi)容。對(duì)于RAM，可以通過(guò)初始化，而不是用不同的寫(xiě)周期給每個(gè)字裝入數(shù)據(jù)以減少仿真時(shí)間。雙向端口建模—使用基本單元建模modulebus_xcvr(bus_a,bus_b,en_a_b,en_b_a);inoutbus_a,bus_b;inputen_a_b,en_b_a;bufif1b1(bus_b,bus_a,en_a_b);bufif1b2(bus_a,bus_b,en_b_a);//Structuralmodulelogicendmodule

若en_a_b=1，基本單元b1使能，bus_a數(shù)據(jù)傳送到bus_b若en_b_a=1，基本單元b2使能，bus_b數(shù)據(jù)傳送到bus_a信號(hào)en_a_b和en_b_a控制使能雙向端口建模—使用持續(xù)賦值建模modulebus_xcvr(bus_a,bus_b,en_a_b,en_b_a);inoutbus_a,bus_b;inputen_a_b,en_b_a;assignbus_b=en_a_b?bus_a:'bz;assignbus_a=en_b_a?bus_b:'bz;//Structuralmodulelogicendmodule

若en_a_b=1，賦值語(yǔ)句驅(qū)動(dòng)bus_a數(shù)據(jù)到bus_b若en_b_a=1，賦值語(yǔ)句驅(qū)動(dòng)bus_b值到bus_a信號(hào)en_a_b和en_b_a控制使能雙向端口建?！鎯?chǔ)器端口建模moduleram_cell(databus,rd,wr);inoutdatabus;inputrd,wr;regdatareg;assigndatabus=rd?datare