CMOS元器件及其模型課件

第2章CMOS元器件及其模型1魏廷存/2010年2.1CMOS(NMOS/PMOS)

CMOS：ComplementaryMetal-OxideSemiconductor

互補金屬-氧化物半導(dǎo)體2魏廷存/2010年

CMOS的基本結(jié)構(gòu)（NMOS）NMOS模擬電路數(shù)字電路3魏廷存/2010年

CMOS的特點Gate~Source間無直流電流通路，功耗低，輸入電阻高，這是CMOS與Bipolar的主要區(qū)別；NMOS襯底接電路中最低電位，通常PMOS襯底接電路中最高電位，保證所有源/漏極的pn結(jié)反偏，防止產(chǎn)生襯底漏電流；Drain與Source在物理構(gòu)造上無區(qū)別，完全對稱。但為了電路設(shè)計上的方便，通常把提供載流子的一端稱為源極(Source)，而把收集載流子的一端稱為漏極(Drain)。NMOS中連接低電壓的端子為源極（載流子為電子），PMOS中連接高電壓的端子為源極（載流子為空穴）。5魏廷存/2010年

CMOS的基本結(jié)構(gòu)（續(xù)）NMOS與PMOS做在同一P型襯底上(n阱工藝)：1）所有的NMOS具有同一p型襯底，接電路中最低電位（接地）。2）PMOS處于各自獨立的n-well中，n-well(即PMOS的襯底)可接任何正電位。在大多數(shù)電路中(例如數(shù)字電路)，n-well與最正的電源相連接。3)

Salicide(硅化物)用于減小D、G、S、B區(qū)的電阻。4)在襯底(B)端，Salicide與n+

或p+形成歐姆接觸，以消除肖特基二極管效應(yīng)(金屬與輕摻雜的n或p型半導(dǎo)體直接接觸時產(chǎn)生)。6魏廷存/2010年

肖特基二極管的形成原理7魏廷存/2010年

溝道阻斷注入閾值電壓很大的寄生NMOS9魏廷存/2010年CMOS的詳細構(gòu)造（續(xù)）

CMOS工藝發(fā)展方向（摩爾定律）：按比例逐漸減小Lmin與tox(tox≈Lmin/50)，其帶來的好處是（數(shù)字電路）：減小了芯片面積隨著tox減小，Vth

將減小，可提高電路動作速度由于耐壓降低，電源電壓降低，導(dǎo)致動態(tài)功耗減小在模擬電路中，當(dāng)工藝確定后，可調(diào)整W/L獲得所要求特性。10魏廷存/2010年CMOS的版圖設(shè)計PMOSNMOS11魏廷存/2010年

CMOS的制造過程從輕摻雜的p型襯底材料出發(fā)P-substrate13魏廷存/2010年CMOS的制造過程n阱和p阱的形成，在n阱中制作PMOS，在p阱中制作NMOSn型注入和擴散p型注入和擴散14魏廷存/2010年CMOS的制造過程場氧（SiO2）注入，以使管子或區(qū)域間實現(xiàn)電氣隔離場氧（SiO2）15魏廷存/2010年CMOS的制造過程形成薄的柵氧化層（SiO2）以及多晶硅柵（Polysilicon）薄的柵氧化層（SiO2）多晶硅柵（Polysilicon）17魏廷存/2010年CMOS的制造過程n+和p+注入，形成D，S，B區(qū)氧化物(SiO2)側(cè)墻，防止后續(xù)添加硅化物時引起G-D和G-S短路18魏廷存/2010年CMOS的制造過程在D，G，S，B上面形成硅化物，以降低連接電阻19魏廷存/2010年CMOS的制造過程制作第一層金屬（鋁或銅）以及接觸孔（contact）鎢插塞

21魏廷存/2010年CMOS的制造過程制作第二層金屬以及通孔（via）22魏廷存/2010年

CMOS的制造過程鈍化層(留有PAD開窗)制作頂層金屬（Topmetal）以及鈍化層23魏廷存/2010年CMOS的動作原理（線性區(qū):linearregion）線性區(qū):Vgs>VthandVds<(Vgs-Vth)

在正電壓作用下，SiO2下面出現(xiàn)反型層（自由電子），即形成導(dǎo)電溝道，電流Ids>0。Ids受Vgs

和Vds

的控制。隨著Vgs

增加，溝道深度變深，Ids增加。同時CMOS管子表現(xiàn)出電阻的性質(zhì)（Ids隨Vds

線性增加）。（Vgd>Vth）25魏廷存/2010年CMOS的動作原理（飽和區(qū):Saturationregion）飽和區(qū):Vgs>VthandVds>(Vgs-Vth)

（Vgd<Vth）

當(dāng)Vds>(Vgs-Vth)時，在靠近漏極端處，柵和氧化層—硅界面之間的電勢差不足以支持形成反型層，導(dǎo)致導(dǎo)電溝道在靠近漏極一端被夾斷(夾斷臨界條件:Vgd=Vth)，并隨著Vds增加逐漸縮小。但在漏極正電壓作用下，電子漂移機能使電流繼續(xù)流通。但電流幾乎不再隨Vds增加而增大，基本保持恒定（加在導(dǎo)電溝道兩端的電壓基本固定在Vgs-Vth）。電流只受Vgs控制（Vgs增大，導(dǎo)電溝道變深）。26魏廷存/2010年產(chǎn)生體效應(yīng)的物理原因

VB越來越“負(fù)”時，更多的空穴將被吸引到襯底電極，而在p型襯底的表面留下更多的負(fù)電荷（負(fù)離子），使耗盡層變寬。由于耗盡層電荷的增加，導(dǎo)致形成反型層的閾值電壓升高。

29魏廷存/2010年

二級效應(yīng)溝道長度調(diào)制效應(yīng)

在飽和區(qū)，隨著Vds的增加，導(dǎo)電溝道的實際長度逐漸減小，Ids相應(yīng)增大，這一效應(yīng)稱為溝道長度調(diào)制效應(yīng)。管子的L尺寸愈大，溝道長度調(diào)制效應(yīng)愈小。λ=(?L/L)/Vds∝1/L，?L：導(dǎo)電溝道縮小量λ—溝道長度調(diào)制系數(shù)30魏廷存/2010年

溝道長度調(diào)制效應(yīng)隨著柵長L的增加，溝道長度調(diào)制效應(yīng)減輕（ID~VDS曲線的斜率變小），但漏極電流相應(yīng)減小，為了保持同樣的漏極電流必需相應(yīng)增大柵寬W（即保持管子的寬長比W/L不變）。

左圖中給出了0.25umCMOS工藝條件下λ隨L的變化曲線?？梢钥闯觯?dāng)L大于0.5um（=2Lmin）時λ趨于平緩變化。因此，在模擬CMOS電路中，通常不使用工藝允許的最小柵長Lmin，以減小λ值，提高放大器的增益。通常取L=(4~8)Lmin。31魏廷存/2010年

大信號特性（數(shù)學(xué)模型，非截止區(qū)）深度線性區(qū)線性區(qū)飽和區(qū)Vds(V)Id(mA)線性電阻：32魏廷存/2010年大信號特性說明μp：空穴的遷移率，μn：電子的遷移率，μp=(1/2~1/4)μn

，NMOS比PMOS具有較大的電流驅(qū)動能力（相同尺寸情況下）。(Vgs-Vth)稱為過驅(qū)動電壓或有效電壓（超過閾值電壓Vth部分的Vgs電壓）。Veff≡Vgs-VthCMOS管子在數(shù)字電路中工作在截止區(qū)或線性區(qū)（靜態(tài)時），而在模擬電路中通常工作在飽和區(qū)。模擬電路中，工作在線性區(qū)的CMOS管子使用場合:模擬電子開關(guān)（傳輸門）上拉電阻，下拉電阻有源電阻（相位補償?shù)扔茫?3魏廷存/2010年工作在線性區(qū)的CMOS管子使用場合模擬電子開關(guān)（傳輸門）上拉電阻下拉電阻34魏廷存/2010年

CMOS模擬開關(guān)（傳輸門）

如果適當(dāng)?shù)恼{(diào)整兩個管子的尺寸參數(shù)，使得KN=KP，那么CMOS傳輸門的導(dǎo)通電阻就與輸入電壓無關(guān)。CMOS傳輸門的導(dǎo)通電阻的變化要比單管模擬開關(guān)小的多。35魏廷存/2010年

CMOS的小信號模型（飽和區(qū)）（溝道長度調(diào)制效應(yīng)）（體效應(yīng)）（Vgs與Id之間的跨導(dǎo)）36魏廷存/2010年工作在飽和區(qū)的gm特性在飽和區(qū)：（１）（２）（３）（１）（２）（３）37魏廷存/2010年

CMOS的寄生電容(飽和區(qū))38魏廷存/2010年CMOS的寄生電容(飽和區(qū))①②③④（最大）AS,PS—源極的面積和周長（三邊）,φ0—pn結(jié)的內(nèi)建電勢C’sb—溝道與襯底間的耗盡層電容Cs-sw—側(cè)壁電容（Miller-Capacitor）Ad,Pd—漏極的面積和周長（三邊）39魏廷存/2010年

CMOS的寄生電容Cgs與Cgd隨Vgs的變化曲線在線性區(qū)，源極與漏極之間的溝道沒有被夾斷，源極與漏極通過導(dǎo)通溝道被連接在一起，因此Cgs與Cgd相等。40魏廷存/2010年完整的CMOS小信號模型（飽和區(qū)）41魏廷存/2010年2.2

雙極型晶體管（與CMOS工藝兼容的Bipolar）標(biāo)準(zhǔn)CMOS工藝實現(xiàn)的雙極型晶體管：VerticalBipolarTransistor,orwelltransistorRb–seriesbaseresistorn阱工藝p阱工藝42魏廷存/2010年

2.3

二極管（Diode）在ESD保護電路中，采用一對反向偏置的二極管形成保護電路，使內(nèi)部電路的電壓鉗位在0~VDD之間。電阻R起限流（二極管電流）作用。DB的等效電路43魏廷存/2010年二極管（續(xù)）DA：做在p襯底中，必須反向偏置，可用作可變電容器；DB：做在n-well中，正向偏置時有很大的電流從p+流向襯底(Bipolar效果)，反向偏置時可用作可變電容器；但要注意:1)n-well與p襯底之間呈現(xiàn)相當(dāng)大的電容；2)n-well材料的電阻率高,在二極管中產(chǎn)生了串聯(lián)電阻；模擬CMOS電路很少使用正向偏置的二極管，而采用雙極型晶體管(VerticalBipolarTransistor)實現(xiàn)二極管的功能。用雙極型晶體管實現(xiàn)二極管44魏廷存/2010年2.4電阻電阻的種類：多晶硅電阻（p+/n+Polysiliconresistor）阱電阻（n-wellresistor）擴散電阻（p+/n+diffused

resistor）金屬電阻（Metal

resistor）45魏廷存/2010年電阻的特性方塊電阻值R口（sheetresistance）

ρ—電阻率，t—電阻厚度，L—電阻長度，W—電阻寬度電流方向46魏廷存/2010年電阻的特性Spice模型

ΔT=T-T0—溫度變化量；T0：參數(shù)抽出時的基準(zhǔn)溫度（25oC/27oC）；TC1：1次溫度系數(shù)，TC2：2次溫度系數(shù)。Spice仿真語句：RXXXn1n2200kTC1=1.43E-0347魏廷存/2010年多晶硅電阻（Polysiliconresistor）典型值：

R口=數(shù)十Ω~數(shù)百Ω~數(shù)KΩ為了保證電阻的絕對精度，通常要求電阻寬度W在一定值以上(例如W>2um)，且總電阻要大于5個方塊電阻。48魏廷存/2010年多晶硅電阻（Polysiliconresistor）R口的絕對誤差和溫度、電壓系數(shù)（R口隨溫度、電壓和工藝變化）：R口的絕對誤差小于±20%，相對誤差：百分之幾R口的溫度系數(shù)取決于摻雜類型和濃度，其典型值為:+0.1%/oC（P+摻雜），-0.1%/oC（n+摻雜）R口的電壓系數(shù)小（電壓的一次系數(shù)為零）Polysilicon—由于重?fù)诫sP+或n+雜質(zhì)，形成多晶硅，降低電阻率（與單晶硅相比）；n-well—將電阻與襯底隔離開，以防止襯底噪音通過耦合電容加到電阻中，起到屏蔽作用；電阻的版圖設(shè)計時，避免采用蛇行的拐彎形狀，應(yīng)采用金屬連接，以防止拐彎處的應(yīng)力影響（局部電阻增大）；特點：電阻值線性度高，對襯底寄生電容小，失配（尺寸誤差）相對小。49魏廷存/2010年多晶硅電阻的版圖設(shè)計實例AB金屬連接虛擬電阻虛擬電阻50魏廷存/2010年匹配電阻的版圖設(shè)計實例在電路設(shè)計中，有時要求兩個電阻的比值（相對值：R1/R2）具有很高的精度（例如分壓電阻的分壓系數(shù)），此時在版圖設(shè)計中就要實現(xiàn)兩個電阻的高精度匹配。51魏廷存/2010年多晶硅電阻特性（續(xù)）Non-SalicideResistor(非硅化物電阻)

模擬CMOS工藝中，為了提高方塊電阻的阻值，主要使用Non-SalicideResistor。有選擇性地“阻擋”(SAB:SalicideBlock)淀積在多晶硅之上的硅化物層，從而形成一個與摻雜多晶硅有相同電阻率的區(qū)域。但是電阻的兩端采用硅化物，以降低接觸電阻。52魏廷存/2010年

Non-SalicideResistor（例）Non-SalicideResistancesMin.Typ.Max.Unitn+擴散電阻

(W=20um)6080100

ohm/sqp+擴散電阻(W=20um)90140190

ohm/sqn+Poly(W=20um)80130180

ohm/sqp+Poly(W=20um)200270340ohm/sqHRPoly(W/L=20/100)450550650ohm/sqHRPoly(W/L=20/100)8939481003ohm/sqsheetresistance53魏廷存/2010年

SalicideResistorSalicideResistor

表面覆蓋有硅化物的多晶硅（多晶硅電阻）、覆蓋有硅化物的p+或n+有源區(qū)（擴散電阻）、n阱（n阱電阻）以及金屬層（金屬電阻）都可以作為電阻。但由于硅化物的電阻率很低，且精度較差（±50%），通常用于要求小電阻的模擬電路。SalicideResistances：Min.Typ.Max.Unitn+擴散電阻

(W=0.24um)2815ohm/sqP+擴散電阻

(W=0.24um)2815ohm/sqn+Poly電阻(W=0.18um)2815ohm/sqP+Poly電阻(W=0.18um)2815ohm/sq54魏廷存/2010年n-well電阻電壓系數(shù)大，絕對精度：百分之幾十，相對精度：百分之幾；方塊電阻的阻值較大（典型值數(shù)KΩ），適合于做精度要求不高的大電阻，例如上拉電阻或保護電阻；與襯底之間有較大的寄生電容（耗盡層電容），并與電壓有關(guān)。寄生電容55魏廷存/2010年

擴散電阻電阻值隨工藝而變化，絕對精度：±50%，相對精度：百分之幾。方塊電阻的阻值較小（典型值：數(shù)Ω~數(shù)十Ω

）與襯底之間具有較大的寄生電容（耗盡層電容），并與電壓有關(guān)由于硅材料的導(dǎo)熱性能遠高于SiO2，所以與多晶硅電阻相比，擴散電阻可以承受更大的瞬態(tài)功耗（通常用在ESD保護電路中）。寄生電容56魏廷存/2010年

金屬電阻要注意流過金屬電阻的最大電流限制57魏廷存/2010年

2.5電容多晶硅—擴散層多晶硅—多晶硅（2P工藝）式中：ε0為真空的介電常數(shù)，εr為相對介電常數(shù)(對于SiO2，εr=3.9)。WL為平行板電容的有效面積，tox為絕緣介質(zhì)層的的厚度。58魏廷存/2010年

2.5電容（續(xù)）上述傳統(tǒng)電容的缺點：非線性：電容值隨外加電壓而變化（耗盡層寬度隨外加電壓變化）

C=C0(1+α1v+α2v2+······)下極板寄生電容較大:10~20%與CMOS電容相比，單位面積電容小制作工藝復(fù)雜，尤其是與CMOS數(shù)字電路工藝不兼容在現(xiàn)代模擬CMOS工藝中，一般很少使用59魏廷存/2010年金屬-金屬電容（MIMCapacitor）

在兩片金屬極板（如下圖中電容上極板與Secondtop

metal）之間形成電容，精度高，耐壓高，電容值不受外加電壓的影響。另外，由于制作在金屬層，不占擴散層面積，可減小芯片面積。但單位面積電容小。與MOS管的tox相比，中間的絕緣層SiO2的厚度較大，單位面積電容的典型值為0.8

fF/um2。另外制造時需要多加一層MASK用于制作電容上極板(option)。C60魏廷存/2010年

CMOS電容（gatecapacitor）1)當(dāng)電壓為負(fù)電壓（積累區(qū)）或當(dāng)電壓超過Vth時，等效電容為柵氧化層電容Cox*W*L，而在電壓等于0的附近，電容值較小(由于沒有導(dǎo)電溝道存在,等效電容為柵氧化層電容Cox和耗盡區(qū)電容Cdep的串聯(lián)值)。2)由于CMOS工藝中柵氧化層通常是最薄的，因此MOS電容的單位面積電容值非常大(對于0.18um，Cox=9.7fF/um2)，如果需要大的電容值，可有效節(jié)省面積。3)增強型MOS的缺點：等效電容值的大小與偏置電壓VC有關(guān)（耗盡區(qū)電容的影響），呈現(xiàn)出非線性?？蓪MOS與PMOS并聯(lián)起來使用。(1)NMOS(Vgs>0)(2)PMOS(Vgs<0)在積累區(qū)，襯底中的多數(shù)載流子被吸引到柵氧化層下面，形成柵氧化層電容Cox*W*L。61魏廷存/2010年

CMOS電容（兩端懸?。τ趦啥藨腋〉腘MOS和PMOS電容，由于襯底分別接地和接電源VDD，無法工作在“積累區(qū)”。另外，由于VSB≠0，存在體效應(yīng)，導(dǎo)致閾值電壓Vth增大，電容與電壓的關(guān)系曲線向右平移。

62魏廷存/2010年

CMOS電容（兩種電容的比較）由于襯底接地，無積累區(qū)63魏廷存/2010年CMOS電容(由耗盡型CMOS實現(xiàn)的電容)

由耗盡型CMOS實現(xiàn)的電容

由耗盡型CMOS實現(xiàn)的電容近似為常數(shù)(耗盡型CMOS預(yù)設(shè)有導(dǎo)電溝道)64魏廷存/2010年2.6低壓/中壓/高壓混合電壓工藝(+5V)(+2.5V)(-16V≤VB

≤+16V)(+16V)(+16V)(0V)(0V)(0V)(+5V)(+2.5V)(0V)襯底電壓小于+15V即可2.5V/5V/±16VHVCMOSProcess使用ISO_HVNMOS65魏廷存/2010年2.6低壓/中壓/高壓混合電壓工藝(+5V)(+2.5V)(+16V)(-16V)(0V)(0V)(+5V)(+2.5V)(-16V)不使用ISO_HVNMOS2.5V/5V/±16VHVCMOSProcess66魏廷存/2010年Latch-up（高壓/大電流、相鄰的NMOS與PMOS管子之間）I1↑→V(Rsub)↑→I2↑→V(Rwell)↑正反饋(回路增益大于1)某種瞬間擾動信號一對相鄰的NMOS與PMOS之間形成的寄生Bipolar:QN:橫向NPNBipolarQP:縱向PNPBipolar由于正反饋，導(dǎo)致兩個晶體管完全導(dǎo)通，從VDD抽取很大的電流。此時稱該電路被閂鎖。67魏廷存/2010年

Latch-up對策減小Rsub和Rwell，可增加P-substrate和N-well的contacts數(shù)目，以減小接觸電阻。增大NMOS與PMOS管子之間的距離，使寄生橫向NPNBipolar的基區(qū)長度增大，以減小其β值。對于高電壓、大電流的管子，必須給每個管子周圍加Guardring（對于NMOS，其Guardring接P-sub，而對于PMOS其Guardring接N-well），以減小Rsub和Rwell。這里的Guardring同時兼作管子的Pick-up。由于Guardring將整個管子包圍起來并連接于固定電位，使得P-substrate和N-well的電阻Rsub和Rwell幾乎接近于零。低壓與高壓電路之間需加入Guardring。I/O及ESD電路與內(nèi)部電路之間，必須加入Guardring。68